FPGA条件语句循环语句块语句与生成语句精要.pptVIP

if(index0) for(scani=0;scaniindex;scani=scani+1) if(memory[scani]0) begin memory[scani]=0; end else /*WRONG*/ $display(error-indexiszero); 尽管程序设计者把else写在与第一个if(外层if)同一列上，希望与第一个if对应，但实际上else是与第二个if对应，因为它们相距最近。 正确的写法应当是这样的 if(index0) begin for(scani=0;scaniindex;scani=scani+1) if(memory[scani]0) begin memory[scani]=0; end end ?else /*WRONG*/ $display(error-indexiszero); 2. case语句? case语句是种多分支选择语句，if语句只有两个分支可供选择，Verilog语言提供的case语句直接处理多分支选择。case语句通常用于微处理器的指令译码,它的一般形式如下: case(表达式) case分支项 endcase casez(表达式) case分支项 endcase casex(表达式) case分支项 endcase case分支项的一般格式如下: 分支表达式: 语句 缺省项(default项): 语句 reg [15:0] rega; reg [9:0] result; case(rega) 16 d0: result = 10 b0111111111; 16 d1: result = 10 b1011111111; 16 d2: result = 10 b1101111111; 16 d3: result = 10 b1110111111; 16 d4: result = 10 b1111011111; 16 d5: result = 10 b1111101111; 16 d6: result = 10 b1111110111; 16 d7: result = 10 b1111111011; 16 d8: result = 10 b1111111101; 16 d9: result = 10 b1111111110; default： result = bx; endcase 每个case分项的分支表达式的值必须互不相同， 否则就会出现矛盾现象(对表达式的同一个值，有多 种执行方案)。 执行完case分项后的语句，则跳出该case语句结构，终止case语句的执行。 在用case语句表达式进行比较的过程中，只有当信号的对应位的值能明确进行比较时，比较才能成功。因此要注意详细说明case分项的分支表达式的值。 case语句的所有表达式的值的位宽必须相等，只有这样控制表达式和分支表达式才能进行对应位的比较。一个经常犯的错误是用bx, bz 来替代 nbx, nbz，这样写是不对的，因为信号x, z的缺省宽度是机器的字节宽度，通常是32位(此处 n 是case控制表达式的位宽)。 case语句与if_else_if语句的区别主要有两点: 与case语句中的控制表达式和多分支表达式这种比较结构相比，if_else_if结构中的条件表达式更为直观一些。 对于那些分支表达式中存在不定值x和高阻值z位时,case语句提供了处理这种情况的手段。下面的两个例子介绍了处理x,z值位的case语句。 [例1]: case ( select[1:2] ) 2 b00: result = 0; 2 b01: result = flaga; 2 b0x, 2 b0z: result = flaga? bx : 0; 2 b10: result = flagb; 2 bx0, 2 bz0: result = flagb? bx : 0; default: result = bx; endcase [例2]: case(sig) 1 bz: $display(signal is floating); 1 bx: $display(signal is unknown); default: $display(signal is %b, sig); endcase Verilog 针对电路的特性提供了case语句的其它两种形式用来处理case语句比较过程中的不必考虑的情况( don‘t care condition )。其中casez语句用来处理不考虑高阻值z的比较过程，casex语句则将高阻值z和不定值都视为不必关心的