FPGA现代数字系统设计精要.ppt

版权所有:北京航空航天大学 第二章 Verilog硬件描述语言 2.1 基本概念 2.2 Verilog HDL基本结构 2.3 模块与声明 2.4 数据类型与运算符号 2.5 行为建模 2.6 Verilog -2001设计规则 Verilog 基本模块 怎样设计复杂的数字系统？ 现代的设计方法： 选用合适的EDA仿真工具； 选用合适电路图输入和HDL编辑工具； 逐个编写可综合HDL模块； 逐个编写HDL测试模块； 逐个做Verilog HDL电路逻辑访真； 编写Verilog HDL总测试模块； 做系统电路逻辑总仿真； 现代的设计方法（续）： 选用合适的基本逻辑元件库和宏库 租用或购买必要的IP核； 选用合适的综合器； 进行综合得到门级电路结构； 布局布线，得到时延文件； 后仿真； 定型， FPGA编码或ASIC投片 为什么要用硬件描述语言来设计？ 电路的逻辑功能容易理解； 便于计算机对逻辑进行分析处理； 把逻辑设计与具体电路的实现分成两个独立的阶段来操作； 逻辑设计与实现的工艺无关； 逻辑设计的资源积累可以重复利用； 可以由多人共同更好更快地设计非常复杂 的逻辑电路（几十万门以上的逻辑系统）。 学习内容 术语定义 硬件描述语言特点 Verilog历史 如何从抽象级(levels of abstraction)理解 电路设计 Verilog描述 术语定义 硬件描述语言HDL：描述电路硬件结构及电路时序的一种编程语言。 仿真器：读入HDL并进行解释及执行的一种软件。 抽象级：描述风格的详细程度，如行为级结、构级、门级。 自下而上的设计流程：一种先构建底层单元，然后由底层单元构造更大的系统的设计方法 。 自顶向下的设计流程：一种设计方法，先用高抽象级构造系统，然后再设计下层单元。 RTL级：寄存器传输级(Register Transfer Level)，用于设计的可综合的一种抽象级。 逻辑综合：在标准单元库和特定的设计约束的基础上，把设计的高层次描述转换成优化的门级网表的过程。 Verilog的用途 Verilog的主要应用包括： ASIC和FPGA工程师编写可综合的RTL代码 在高抽象级进行系统仿真，完成系统结构开发 编写系统仿真的测试代码 硬件描述语言特点 Verilog HDL 较多的第三方工具的支持 语法结构比VHDL简单 学习起来比VHDL容易 仿真工具比较好使 测试激励模块容易编写 Verilog HDL 的发展历史 有哪几种HDL语言？各有什么特点？ VHDL - 比VerilogHDL早几年成为I EEE标准； - 语法/结构比较严格，因而编写出的 模块风格比较清晰； - 比较适合由较多的设计人员合作完成 的特大型项目（一百万门以上）。 抽象级 有关Verilog HDL的几个重要基本概念 综合： 通过工具把用Verilog HDL描述的模块自动转换为用门级电路网表表示的模块的过程。 寄存器传输级Verilog HDL模块：也可称为RTL （Verilog） HDL模块。它是符合特定标准和风格的描述状态转移和变化的 Verilog HDL模块。能用综合器把它转换为门级逻辑。 Verilog HDL测试模块： 用Verilog HDL描述的模块，可以用来产生测试信号序列并可以接收被测试模块的信号，用于验证所设计的模块是否能正常运行，往往不可综合成具体门级电路。 4）Verilog HDL顶层（测试）模块： 同上。 布局布线： 把用综合器自动生成的门级网表（EDIF）通过运行一个自动操作的布局布线工具，使其与具体的某种FPGA或某种ASIC工艺库器件对应起来，并加以连接的过程。 Verilog HDL后仿真测试模块： 同3）、4），但被测试的模块至少是一个门级描述的或用具体FPGA(ASIC)库器件(带时间延迟信息)描述的结构型Verilog HDL 模块。 2.2 Verilog HDL 基本结构 语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次模块组合来描述一个电路系统。 行为级：技术指标和算法的Verilog描述 RTL级：逻辑功能的Verilog描述 门级 ：逻辑结构的Verilog描述 开关级：具体的晶体管物理器件的描述 Verilog HDL 的抽象级别 行为级：有关行为和技术指标模块，容易理解 RTL级：有关逻辑执行步骤的模块，较难理解 门级 ：有关逻辑部件互相连接的