集成电路设计流程资料.docVIP

近年来，集成电路的设计在规模和复杂度方面不断取得进展，而对逻辑电路及系统的设计时间要求却越来越短。在一片晶圆上可以容纳的晶体管数目及运行的频率不断飙升，达到几乎每两年增加一倍的速度，此即著名的摩尔定律(Moore’s Law)。这使得过去需要庞大面积的电路缩小到仅仅一颗小小的芯片，甚至能大大超过原有的功能。 随着半导体制造工艺的快速发展，集成电路的设计方法也日新月异，传统的依靠经验的原理图设计方法也不符合时代的需要，具有可移植性及独立于半导体工艺外特性的硬件描述语言(Hardware Description Language)的设计方法应运而生。本文着眼于数字专用集成电路(ASIC)的设计，其开发流程如图4-1所示。 图 4-1 ASIC设计流程 ASIC设计流程分为前端和后端两部分，前端主要包括设计输入、模拟/仿真、逻辑综合；后端包括门级仿真、版图规划、布局、布线、参数提取与后仿真。前端(Front End)的工作主要是将电路的功能转换为用硬件描述语言来实现，然后把代码转综合成逻辑门级的电路。而后端(Back End)的部分做的是布局(Place)与布线(Route)以及版图，后仿真主要是测试经过PA后某些电路产生的延时对整个系统的影响。下面简要介绍流程中各个阶段的任务。 设计输入(Design entry)：输入使用硬件描述语言(Verilog或VHDL)描述的设计或原理图。