实验二8线3线编码器设计.docVIP

实验名称 8线-3线编码器设计 指导老师 尚丽娜 成绩 专业 电科 班级 1102 姓名 汪磊 学号 实验目的 学习QuartusII软件，学习使用硬件描述语言设计电路。 学习DE1平台基本构成，能够使用DE1平台进行简单设计。 实验要求 使用QuartusII文本输入法设计8线-3线编码器。使用QuartusII软件进行文本输入，并对设计电路进行仿真，并下载到硬件平台，自行定义硬件平台使用端口。 实验设备 PC机、DE1硬件平台 实验原理 根据8线—3线编码器的真值表原理进行实验，下表为8线—3线编码器的真值表 输入 输出 A0 A1 A2 A3 A4 A5 A6 A7 B2 B1 B0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 实验过程 library ieee; use ieee.std_logic_1164.all; entity bm8_3 is port(a:in std_logic_vector(7 downto 0); b:out std_logic_vector(2 downto 0)); end bm8_3; architecture zhang of bm8_3 is begin process(a) begin case a is wheb=000; wheb=001; wheb=010; wheb=011; wheb=100; wheb=101; wheb=110; when others=b=111; end case; end process; end zhang; 实验结果 该程序还存在一些不足，当出和非正常输入的时候是一样的输出，所以我们进行了一些修改，修改程序与结果如下： library ieee; use ieee.std_logic_1164.all; entity e is port(a:in std_logic_vector(7 downto 0); b:out std_logic_vector(3 downto 0)); end e; architecture zhang of e is begin process(a) begin case a is wheb=0000; wheb=0001; wheb=0010; wheb=0011; wheb=0100; wheb=0101; wheb=0110; wheb=0111; when others=b=1111; end case; end process; end zhang; 思考题一： 思考题二： entity e is port(a:in bit_vector(7 downto 0); b:out bit_vector(3 downto 0)); end e; architecture zhang of e is begin process(a) begin case a is wheb=0000; wheb=0001; wheb=0010; wheb=0011; wheb=0100; wheb=0101; wheb=0110; wheb=0111; when others=b=1111; end case; end process; end zhang; 心得体会 对操作更加熟练，加深对其的认识 浙江大学城市学院 实 验 报 告 纸 浙江大学城市学院 实验报告纸