数字电路与逻辑设计—时序逻辑电路分析报告.ppt

不同占空比分频器 状态图 电路结构 Verilog描述 module FDivM(CP,Z); parameter M= ,k= ,m= ,n= ; parameter K=k*M/(k+m); parameter MM=M-1; parameter KK=K-1; input CP; output Z; reg Z; reg [n-1:0] Q; wire ld,cz; assign ld = Q=MM; assign cz = (QKK)|ld; always @(posedge CP) 　{Q,Z}={ld ? 0:Q+1,cz}; endmodule * 　　可编程分频是指分频器的分频值M输入可变，每轮分频结束时重新加载M值。输出占空比通过K来调节，即M个时钟周期内中有K个时钟长为1，M-K个时钟长为0。 module FDivM(M,K,CP,Z); parameter n= ; input [n-1:0] M,K; input CP; output Z; reg Z; reg [n-1:0] Q; wire ld,cz; assign ld = Q=M-1; assign cz = (QK-1)|ld; always @(posedge CP) 　{Q,Z}={ld ? 0:Q+1,cz}; endmodule * 可编程分频器 多级分频器 [例6.6.1] 某数字钟表采用的基准时钟频率为32.768KHz，试设计一分频电路产生秒、分、时、日这四种时钟信号，要求秒时钟占空比为1:1，上升沿为有效触发条件。 解：每个基准时钟为32768Hz。每32768个基准时钟可以产生一个秒时钟脉冲。215=32768，最高位作为输出时，时钟输出的占空比恰为1:1。 每60个秒时钟可以产生一个分时钟脉冲，每60个分时钟可以产生一个时时钟脉冲，每24个时时钟可以产生一个日时钟脉冲。 * 其Verilog描述为： module test(CP,CPs,CPm,CPh,CPd); input CP; output CPs,CPm,CPh,CPd; reg CPm, CPh, CPd; reg [15:0] Qs; reg [5:0] Qm,Qh; reg [4:0] Qd; assign CPs=Qs[15]; always @(posedge CP)//秒分频器 　Qs=Qs+16d1; always @(posedge CPs)//分分频器 　if(Qm==6d59) 　　{Qm,CPm}={6b0,1b1}; 　else 　　{Qm,CPm}={Qm+6d1,1b0}; always @(posedge CPm)//时分频器 　if(Qh==6d59) 　　{Qh,CPh}={6b0,1b1}; 　else 　　{Qh,CPh}={Qh+6d1,1b0}; always @(posedge CPh)//日分频器 　if(Qd==5d23) 　　{Qd,CPd}={5b0,1b1}; 　else 　　{Qd,CPd}={Qd+5d1,1b0}; endmodule * 多级分频器 序列发生器 序列信号发生器通常由移位寄存器或计数器构成，其种类按照序列循环长度M和触发器数目n的关系一般可分为以下三种： 最大循环长度序列码，M=2n； 最长线性序列码(m序列码)，M=2n-1； 任意循环长度序列码，M2n。 序列信号发生器的实现方式 反馈移位型序列信号发生器 计数型序列信号发生器 * 反馈移位型序列发生器 反馈移位型序列信号发生器设计按以下步骤进行： 确定移位寄存器位数n，并确定移位寄存器的M个独立状态。将给定的序列码按照移位规律每n位一组，划分为M个状态。若这M个状态中出现重复现象，则应增加移位寄存器的位数。用n+1位再重复上述过程，直到划分为M个独立状态为止。 根据M个不同状态列出移位寄存器的态序表和反馈函数表，求出反馈函数F的表达式。 检查自启动性能。 给出逻辑电路的描述。 * 反馈移位型序列发生器 [例6.6.2] 设计一个产生100111序列的反馈移位型序列信号发生器。 解：(1) 确定移位寄存器位数n，并确定移位寄存器的M个独立状态。 　　将序列码100111按照移位规律每三位一组，划分六个状态，分别为100、001、011、111、111、110。其中，状态111重复出现，故取n=4，并重新划分六个独立状态，其转换关系为：…→1001→ 0011→0111→1111→1110→1100→…。因此，确定n=4。 * 反馈移位型序列发生器 (2) 列态序表和反馈激励函数表，求反馈函数F的表达式。 　　首先列出态序表， 然后根据每一状态所需 要的移位输入(即反馈输 入)信号列出反馈激励函 数表。从表中可见，移