组合逻辑电路2教学课程.pptVIP

4.2.4 加法器 一、一位加法器 1. 半加器，不考虑来自低位的进位，将两个一位的二进制数相加 2. 全加器：将两个一位二进制数及来自低位的进位相加 二、多位加法器 串行进位加法器 把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 优点：快，每一位的和及最后 的进位基本同时产生 缺点：电路复杂 4.2.5 数值比较器 用来比较两个二进制数的数值大小 一、一位数值比较器 A,B比较有三种可能结果 二、多位数值比较器 从高位比起，只有高位相等，才比较一下位。 8位数据的传送 4.3 组合电路的设计方法 1、逻辑抽象 分析因果关系，确定输入/出变量 定义逻辑状态的含意（赋值） 列出真值表 2、写出函数式 3、选定器件类型 4、根据所选器件：对逻辑式化简（用门） 变换（用MSI） 或进行相应的描述（PLD） 5、画出逻辑电路图，或下载到PLD 例2：设计一个监视交通信号灯状态的逻辑电路 1、抽象 输入变量: 红（R）、黄（A）、绿（G） 输出变量：故障信号（Z） 2、写出逻辑表达式 3、 选用小规模SSI(门电路)器件 4、化简 5、 画出逻辑图 二、用译码器实现 1. 基本原理 3位二进制译码器给出3变量的全部最小项;。。。 n位二进制译码器给出n变量的全部最小项; 2. 举例：利用74LS138设计一个多输出的组合逻辑电路，输出逻辑函数式为： 三、用数据选择器实现 基本原理 具有n位地址输入的数据选择器，可产生任何形式的输入变量不大于n+1的组合函数 例：用74153实现（公式法） 思考：已知X是3位二进制数（其值小于等于5），试实现Y=3X 并用7段数码管进行显示 ? 4.4 组合电路中的竞争-冒险现象 一、什么是“竞争-冒险” 　在组合电路中，某一输入变量经不同途径传输后，由于门电路的传输延迟时间的不同，则到达电路中某一会合点的时间有先有后。或者，当输入量同时向相反的逻辑电平变化，称存在“竞争”。 Y=3X ？ D2 D1 D0 1 A F F A A t p d A B Y 1 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 CO S B A 输 出 输 入 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 CO S CI B A 输出 输 入 74LS183 缺点：进位信号是由低位向高位逐级传递的，速度不高 优点：简单 特点：加到第i位的进位信号是两个加数第i位以前各位（0 ~ i-1）的函数，可在相加前由A,B两数确定。 2. 超前进位加法器 74LS283 74LS283 CO S3 S2 S1 S0 A3 A2 A1 A0 B3 B2 B1 B0 CI 4位数值比较器 A’＞B’ A’=B’ A’＜B’ A＞B A=B A＜B A3 A2 A1 A0 B3 B2 B1 B0 COMP 7485 逻辑符号 输入变量： A3 ~A0 、 B3 ~ B0 及A’与B’的比较结果，A’B’、A’B’和A’=B’。A’与B’是另外两个低位数比较结果输入端。起级联扩展作用，以便组成更多位数的数值比较器；3个输出信号　L1(A＞B)、L2(A＜B)、和L3(A＝B)表示本级的比较结果。 串联扩展 　　最低4位的级联输入端A＇B＇、 A＇B＇和A＇=B＇ 分别预置为0、0、1。 并联扩展 4.2.6 奇偶校验器 在信号传输的过程中，数据经常会存取、运算和传递，这个过程中难免会发生错误，在传输数据上附加校验码来进行检测，这样可以及时发现错误加以纠正。 　　原理：在一组传输数据后加一位奇偶校验码，让一组数码中1的个数为奇数或偶数。 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 FOD FEV A B C D 4位奇偶校验器真值表 2k+1 A B C D FOD FEV =1 =1 =1 1 A B C D FOD FEV 集成8位奇偶校验器74LS180 2k+1