实验二直接数字综合(DDS)电路设计.docVIP

实验二　 直接数字综合（DDS）电路设计 一、实验目的： 学习用FPGA设计更加复杂的电子系统，综合运用前面所学知识。 二、原理说明： 在本设计中将用DDS的方法设计一个任意频率（0Hz~100KHz）的正弦信号发生器。为了便于理解在这里首先对DDS基本原理做一简单介绍。对于正弦信号发生器输出： （6-1） 其中是指该信号发生器的输出，为频率。上式t是连续的，因此要进行离散化处理，用基准时钟clk进行抽样，令正弦信号相位： （6-2） 在一个clk周期，相位的变化量为： （6-3） 其中指clk的频率对于可以理解成满“相位”，为了对进行数字量化，把切割成份，由此每个clk周期的相位增量用量化值来表述：，且为整数。与式（6-3）联立，可得： ， 显然，信号发生器的输出可描述为： 其中指前一个clk周期的相位值，同样得出 由上面的推导可以看出，只要对相位的量化值进行简单的累加运算，就可以得到正弦信号的当前相位值，而用于累加的相位增量量化值决定了信号的输出频率，并呈现简单的线性关系。直接数字合成器就是根据上述原理而设计的数字控制频率合成器。 一个基本的DDS结构，主要由相位累加器、相位调制器、正弦ROM查找表、D/A构成。 相位累加器是整个DDS的核心，其完成相位累加功能。其输入为。频率数字输入还经过了一组同步寄存器，使得当频率字改变时不会干扰累加器的正常工作。 相位调制器接收相位累加器的相位输出，在这里加上一个相位偏移值，主要用于信号的相位调制，如PSK等，在不使用时可以去掉该部分，或者加一个固定的相位字输入。相位字输入也需要同步积存器保持同步。需要注意的是，相位字输入的数据宽度M与频率字输入N往往不相等，MN。 正弦ROM查找表完成的查表转换，也可以理解成相位到幅度的转换，它的输入是相位调制器的输出，即ROM的地址；输出送往D/A，转化成模拟信号。由于相位调制器的输出数据宽M也是ROM的地址位宽，因此在实际的DDS结构中N位数的限制未有很大改善。 【例6-1】：基本DDS结构的VHDL描述 library IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; library lpm; use lpm.lpm_components.all; entity ddsc is generic( freq_width : integer := 32; --输入频率字位宽 phase_width : integer := 12; --输入相位字宽度 adder_width : integer := 32; --累加器位宽 romas_width : integer := 10; --正弦ROM表地址位宽 rom_d_width : integer := 10); --正弦ROM表数据位宽 port(clk : in std_logic; --DDS合成时钟? freqin : in std_logic_vector( freq_width-1 downto 0); phasein: in std_logic_vector(phase_width-1 downto 0); ddsout : out std_logic_vector(rom_d_width-1 downto 0)); end entity ddsc; architecture behave of ddsc is signal acc : std_logic_vector(adder_width-1 downto 0); signal phaseadd : std_logic_vector(phase_width-1 downto 0); signal romaddr : std_logic_vector(romad_width-1 downto 0); signal freqw : std_logic_vector( freq_width-1 downto 0); signal phasew : std_logic_vector(phase_width-1 downto 0); begin process (clk) begin if (clkevent and clk = 1) th