EDA技术与VHDL设计第六状态机的设计分析.ppt

　　　　　6.1 状?态?机?概?述　　一个实际的系统，情况一般比较复杂，系统的工作状态很多，分析状态的结构要花费相当多的精力。因此，状态机的概念应运而生，它可以满足对实际系统进行分析的要求。状态机是利用可编程逻辑器件实现电子系统功能的常用设计方法之一，它在各种数字应用中，特别是定义了良好顺序的控制器中被广泛使用。 　　就理论而言，任何一个时序模型的电路系统都可以归结为一个状态机。状态机通过时钟驱动多个状态，实现状态之间有规则的跳转，来完成复杂的逻辑设计，即可以把电路系统划分为有限个状态，在任意一个时刻，系统只能处于有限个状态中的一个。当接收到一个输入事件时，状态机能够产生输出，同时伴随着状态的转移。有限状态机(FSM，Finite State Machine)是一种基本的、简单的、重要的形式化技术。 　　下面先以一个计数器的例子从感性上来认识一下有限状态机的设计方法。要求设计一个具有异步清零功能的十进制计数器，能够完成0～9的计数，且能够产生进位信号。本例是一个普通计数器的设计，可以采用两种方法：一是IF语句；二是状态机。采用IF语句的设计方法在前面的章节中已经多次出现，这里不再赘述。 　　采用状态机的设计方法对电子系统进行分析设计一般从状态转移图入手。图6-1所示是十进制计数器的状态转移图，简称状态图。从图中可以看到，电路系统被划分为s0～s9共10个状态。状态图中的每一