第5章触发器教程详解.ppt

集成触发器 TTL集成触发器 1. JK触发器 2. D触发器 CMOS集成触发器 ※5.7 触发器的动态特性 集成触发器的应用举例 作业 5-4, 5-18, 5-19, 5-20 T触发器 1. 特性表 2.特性方程 3.状态转换图 0 1 T=1 T=1 T=0 T=0 当T=1时，称为T′触发器。 D触发器 1. 特性表 2.特性方程 3.状态转换图 0 1 D=1 D=0 D=0 D=1 例1：时钟CLK波形如图所示,试画出各触发器输出端Q的波形,设Q的初始状态为0. CLK Q1 Q2 例2：时钟CP波形如图所示,试画出各触发器Q端的波形,设各输出端Q的初始状态Q=0 。 K=1 CP CP CP Q1 Q2 5.6.2 不同逻辑功能触发器之间的相互转换 利用已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑，得到被转换触发器的驱动方程。 关键：找出被转换触发器的激励条件。 转换步骤： （1）写出已有触发器和待求触发器的特性方程。 （2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。 （3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。 （4）根据转换逻辑画出逻辑电路图。 JK触发器→RS触发器 RS触发器特性方程 变换RS触发器的特性方程，使之形式与JK触发器的特性方程一致： 比较，得： 电路图 T触发器特性方程： 与JK触发器的特性方程比较，得： 电路图 JK触发器→T触发器 D触发器→T触发器 D触发器→T＇触发器 5.6.3 触发器电路结构和逻辑功能的关系 同一种逻辑功能的触发器可以用不同的电路结构实现。反过来，用同一种电路结构形式可以作成不同逻辑功能的触发器。 电路的结构形式决定了其触发方式。 J=1 K=0时，CLK＝1期间主触发器置1； CLK下降沿到达时，从触发器置1，Q*=1。 1 0 1 1 0 1 J=0 K=1时，CLK＝1期间主触发器置0； CLK下降沿到达时，从触发器置0，Q*=0。 0 0 0 0 J=0 K=0时，触发器保持原来状态不变， Q*=Q。 1 1 J=1 K=1时， Q=0, G7 输出0，主触发器置1，CLK↓,Q*=1； Q=1, G8 输出0，主触发器置0，CLK↓,Q*=0。 Q*=Q′ JK触发器的特性表 CLK 具有多输入端的主从JK触发器， 输入端J1和J2、K1和K2是与的关系。 例5.4.2 3. 脉冲触发方式的动作特点: （1）触发器翻转分两步动作： 第一步，在 CLK＝1期间主触发器接收输入端信号，被置成相应的状态，从触发器不变； 第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，输出端Q和Q′的状态改变发生在CLK下降沿。 （2）在CLK=1的全部时间里输入信号都将对主触发器起控制作用。 在Q=0时，J端出现正向干扰， 在Q=1时，K端出现正向干扰， 触发器的状态只能根据输入端的信号（正向干扰信号）改变一次的现象称为一次变化现象。 一次变化现象降低了主从JK触发器的抗干扰能力。 主从JK触发器在使用时要求J、K信号在CLK上升沿前加入，CLK=1期间保持不变，CLK下降沿时触发器状态发生改变。 一次变化现象： 例5.4.3 0 1 第二个CLK＝1期间，Q=1,J=0,K=1,主触发器被置0；虽然CLK下降沿到达时又回到K=0,但从触发器输出Q*=0. 0 1 1 第三个CLK=1期间，Q=0，J=K=1,主触发器被置1，虽然CLK下降沿到达时又回到J=0,从触发器保持输出Q*=1。 1 0 0 1 1 1 × 0 1 0 1 0 CLK 5.5、边沿触发的触发器 1.用两个电平触发D触发器组成的边沿触发器 一.电路结构和工作原理 逻辑符号 带异步置位 、复位端的CMOS边沿触发D触发器 上升沿触发 异步置位端（高电平有效） 异步复位端（高电平有效） 2.维持阻塞边沿触发器 多输入端 上升沿触发 低电平有效 3.利用传输延迟时间的边沿触发器 下降沿触发 特性表 二. 边沿触发器动作特点 触发器的次态仅仅取决于时钟信号的上升沿（下降沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。 边沿触发器有效地提高了触发器的抗干扰能力，因而也提高了电路的工作可靠性。 例5.5.1 已知D和C