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Jicheng_training@ Jicheng_training@ 数字IC设计流程 数字IC设计流程 制定芯片的具体指标 用系统建模语言对各个模块描述 RTL设计、RTL仿真、硬件原型验证、电路综合 版图设计、物理验证、后仿真等 具体指标 制作工艺 裸片面积 封装 速度 功耗 功能描述 接口定义 算法模型 c/matlab code RTL HDL vhdl/verilog NETLIST verilog Standcell library 综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构 LAYOUT gds2 基于standcell的ASIC设计流程 布局布线工具根据基本单元库的时序-几何模型，将电路单元布局布线成为实际电路版图 对功能，时序，制造参数进行检查 TAPE-OUT Digital IC design flow Marketing request Architecture specs Architecture engineer Project function spec Top architect design spec Design spec example RTL coding RTL design engineer/design engineer 使用verilog编程实现 Arch/algorithm emulatio