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数字钟课程设计报告 学院：计算机学院 专业班级：网络1002 学号：3100610055 姓名： 目录 1．设计目的 2．设计任务和要求 3．设计内容 3.1数字电子钟基本原理 3.2数字电子钟电路模块设计 3.3数字电子钟电路图 3.4数字电子钟的调试 5．实验心得 设计目的： 我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.通过设计数字钟可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法，把理论知识运用到实践当中。并且提高实际操作能力，能学会排查电路错误，布局布线要清晰。要学会灵活使用VHDL语言和直接画图方法的结合使用。 设计任务及要求： 拥有正常的时、分、秒的计时功能。 能利用实验板上的按键实现校时、校分及秒清零功能。 能利用实验板上的扬声器做整点报时。 闹钟功能。 在MAXPLUS II中采用层次化设计方法进行设计。 完成全部电路设计后在实验板上下载，验证设计课题的正确性。 设计内容： 数字钟基本原理图： 模块设计: 可分成6个模块实现：计时模块、校时模块、整点报时模块、分频模块、动态显示模块、闹钟模块。 计时模块：基准源产生1Hz的脉冲；输入至秒计数器，满六十后产生进位，即脉冲；驱动分计数器；同理，满六十后，产生脉冲驱动时计数器；时计数器到23后，若再来脉冲则置零。两个60进制计数器和一个24进制计数器，分别用2个74160连接。 以上图为60进制计数器连接以及生成的器件 以上图为24进制计数器连接以及生成器件 （2）校时模块： 按下校时、或校分键都是递增调节到所需的位，按下清零键，秒计数器清零。可以选择实验板上的3个脉冲按键进行锁定。 选用D触发器消抖。 library ieee; use ieee.std_logic_1164.all; entity d is port(d:in std_logic; clk:in std_logic; q:out std_logic); end d ; architecture bhv of d is begin process(clk) begin if(clkevent and clk=1)then q=d; end if; end process; end bhv； 计时和校时，两种脉冲新号用两路选择器进行选择，选择条件为是否按键。1HZ驱动计数器，高频校时。 2路选择器 library ieee; use ieee.std_logic_1164.all; entity mux21 is port(a,b,s:in std_logic; y:out std_logic); end mux21 ; architecture bhv of mux21 is begin y=a when s=0 else b; end bhv; （3）分频模块： 不同脉冲信号，高音报时以及1HZ几秒脉冲等。设计分频器，VHDL library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenp is port(clk:in std_logic; hz512,hz64,hz4,hz1:out std_logic); end fenp ; architecture bhv of fenp is signal hz:std_logic_vector(9 downto 0); begin process(clk) begin if (clkevent and clk=1) then if (hz=1111111111) then hz=0000000000; else hz= hz+1; end if; end if; end process; hz512 = hz(0); hz64 = hz(3); hz4=hz(7); hz1=hz(9); end bhv; 报时模块 当计时达到59’50时开始报时，50，52，54，56，58时鸣叫；整点时报时频率与其不同，用分频器得以实现 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity baoshi is port(m1,m0,s1,s0:in std_logic_vector(3 downto 0); clk_500,clk_1k:out std_logic); end baoshi ; architecture bhv of baoshi is