湖南科技学院综合性实验指导书(数电).docVIP

湖南科技学院《数字电子技术》综合性实验指导书 实验名称：同步时序逻辑电路设计 实验项目性质：综合设计性实验 所涉及课程：数字电子技术 计划学时：4学时 实验目的 1．掌握同步时序逻辑电路的设计方法。 2．学会使用触发器设计时序逻辑电路。 3．学习由触发器构成计数器的方法及其逻辑功能的测试方法 实验内容 应用触发器构成同步十进制加法计数器。 （1）要求用J-K触发器构成一个十进制同步加法计数器，各触发器的输出端分别由发光二极管输出，其对应转换状态为0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→0000，写出实验原理，画出电路图，完成逻辑状态测试表。 （2）要求用D触发器构成一个十进制同步加法计数器，各触发器的输出端分别由发光二极管输出，其对应转换状态为0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→0000，写出实验原理，画出电路图，完成逻辑状态测试表。 实验（设计）仪器设备和材料清单 1．数字电子技术实验箱 1台 2. 与非门74LS04，J-K触发器74LS112，D触发器74LS74。 实验要求 1．熟悉实验原理，了解常用触发器的基本逻辑功能？ 2、同步时序逻辑电路设计步骤？ 2．预习实验内容，选择设计方案？ 实验步骤及结果测试 计数器实际上是对时钟脉冲进行计数，每来一个时钟脉冲，计数 器状态就改变一次。实验内容要求设计的十进制加计数器编码顺序与8421 BCD码一致，每十个时钟脉冲完成一个计数周期。由于电路的状态数、状态转换关系及状态编码等都是明确的，因此设计过程比较简单。 利用D触发器设计十进制同步加法计数器 十进制计数器共有10个状态，需要4个D触发器构成，起状态表如表1.1所示。 表1.1 同步十进制加计数器的状态表 计数脉冲CP的顺序 现态 次态（激励信号） ()（） () （） () （） () （） 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 0 1 0 1 5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7 0 1 1 1 1 0 0 0 8 1 0 0 0 1 0 0 1 9 1 0 0 1 0 0 0 0 确定激励方程组 按表1.1可画出触发器激励信号的卡若图，如图1.1所示。 4个触发器可组合16个状态（0000~1111）,其中有6个状态（1010~1111）在8421 BCD码十进制计数器中是无效状态，在图1.1所示的卡诺图中以无关项X表示。于是，得到激励方程组。 图 1.1 卡若图化简 （3）画出逻辑图，并检查自启动能力 根据激励方程组可画出逻辑图，如图1.2所示。 图1.2 用四个D触发器组成的同步十进制加法计数器的逻辑图（4） 利用JK触发器实现同步十进制计数器 J3 K3 J2 K2 J1 K1 J0 K0 0 0 0 0 0 0 0 0 1 0 × 0 × 0 × 1 × 1 0 0 0 1 0 0 1 0 0 × 0 × 1 × × 1 2 0 0 1 0 0 0 1 1 0 × 0 × × 0 1 × 3 0 0 1 1 0 1 0 0 0 × 1 × × 1 × 1 4 0 1 0 0 0 1 0 1 0 × × 0 0 × 1 × 5 0 1 0 1 0 1 1 0 0 × × 0 1 × × 1 6 0 1 1 0 0 1 1 1 0 × × 0 × 0 1 × 7 0 1 1 1 1 0 0 0 1 × × 1 × 1 × 1 8 1 0 0 0 1 0 0 1 × 0 0 × 0 × 1 × 9 1 0 0 1 0 0 0 0 × 1 0 × 0 × × 1 (2) 画出卡诺图，如下所示，化简后，求得各触发器的激励方程。 得到激励信号方程组  （3）画出该计数器的逻辑电路图，如图1.2所示。 图JK触发器同步十进制加法计数器将触发器的十六种取值组合代入各触发器的状态方程，得到如表9-11所示的状态转移表。根据状态转移表可画出状态转换图， 在CP作用下，计数器的状态Q3n+1Q2n+Q1n+Q0n+按照0000→0001→ … →1001→0000循环，这十个状态称为有效状态。1010、1011、1100、1101、1110、1111六个状态称为无效状态。 1．完成数据表格。 2．写出状态方程和实验原理。 3．画出实验电路图。 4．回答思考题。 5、独立完成实验，