EDA技术 第三章 Verilog设计初步要点.pptVIP

EDA技术 主讲：牛军浩 第三章 Verilog设计入门 3.1 组合电路的Verilog描述 3.2 时序模块及其Verilog描述 3.3 二进制计数器及其Verilog设计 教学目的 通过简单、完整而典型的Verilog设计示例，初步了解用Verilog表达和设计电路的方法。 3.1 多路选择器的Verilog描述 2选1多路选择器的示意图和真值表 a b s y a x 0 a x b 1 b a b y s 0 1 当s=0时，y=a 当s=1时，y=b 3.1 多路选择器的Verilog描述 2. 2选1多路选择器实现－原理图形输入法 0 0 1 y=a 0 a 1 1 0 y=b b 0 3.1 多路选择器的Verilog描述 3. 2选1多路选择器实现－文本输入法 module MUX21a (a,b,s,y); input a,b,s; output y; assign y=(s?a:b); endmodule 3.1 多路选择器的Verilog描述 3. 2选1多路选择器实现－文本输入法 模块表达 端口语句 赋值语句 条件操作符 关键字 标识符 书写格式 文件名称和目录 3.1 多路选择器的Verilog描述 4. 4选1多路选择器实现－case输入法 module MUX41a (a,b,c,d,s1,s0,y); input a,b,c,d; input s1,s0; output y; reg y; always @(a or b or c or d or s1 or s0) begin case ({s1,s0}) 2b00: y=a; 2b01: y=b; 2b10: y=c; 2b11: y=d; default: y=a; endcase end endmodule 3.1 多路选择器的Verilog描述 4. 4选1多路选择器实现－case输入法 1、reg型变量（寄存器型） a：当信号为寄存器类型时； b：当信号在always引导的顺序语句中时。 wire型变量（网线型） a：以assign引导的并行语句； b：无需显式定义。 2、always@ 过程语句 敏感信号表（三种写法：or ， * posedge, negsedge ） 3、begin end 块语句 4、case语句（case，casez，casex） 逻辑状态：0, 1 ，z，x 5、并位操作{ } 6、按位逻辑操作符 7、等式操作符 8、assign连续赋值语句 9、注释符 3.1 多路选择器的Verilog描述 5. 4选1多路选择器实现－if输入法 module MUX41a (a,b,c,d,s1,s0,y); input a,b,c,d; input s1,s0; output y; reg y; reg [1:0] sel; always @(a or b or c or d or s1 or s0) begin sel={s1,s0}; if(sel==0) y=a; else if (sel==1) y=b; else if (sel==2) y=c; else y=d; end endmodule 3.1 多路选择器的Verilog描述 5. 4选1多路选择器实现－if输入法 1、if_else语句 2、过程赋值语句 阻塞式赋值 = 非阻塞式赋值 = 3、数据表达方式 综合器的自动类型转换 3.1 多路选择器的Verilog描述 6. 思考 y = ab + c _ 使用Verilog实现上式功能 3.1 多路选择器的Verilog描述 7. 小结 3.1 节中主要通过多路选择器的实现过程，学习了基本语言结构，以及组合逻辑电路的功能描述方法 assign连续赋值语句 case条件表达式 If_else 表达式 3.3 二进制描述及Verilog设计 1. 教学目的 通过D触发器的实现过程，学习时序电路的描述方法。 3.2 时序模块及Verilog设计 边沿型D触发器 电平触发型锁存器 3.2 时序模块及Verilog设计 3. 实现 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff1 IS PORT( clk : IN STD_LOGIC; d: IN STD_LOGIC; q: OUT ST