多功能数字钟系统分析.docVIP

模拟电子技术 课程设计报告 多功能数字钟系统 院 系 ： 机电工程学院 专 业： 微电子 年级（班级）： 微电子 姓 名： 杨奕醇 学 号: 20124231011 指导教师： 张明文、付英 完成日期： 2015年6月25日 目 录 1 引 言 1 1.1 设计目的 1 1.2 设计意义 2 2 Verilog??HDL简介 2 3 课程设计基本要求 3 4 多功能电子钟的6大模块设计及仿真芯片生成 3 4.1 计时模块 3 4.1.1 24时模块 3 4.1.2 60分模块 4 4.1.3 60秒模块 4 4.2 校时校分模块 5 4.3 报时模块 5 4.4 时段控制模块 6 4.5 分频模块 7 4.6 数码管译码模块 7 5 多功能数字钟系统顶层设计整体框架 7 5.1 顶层电路原理图 8 5.2 总体仿真结果 8 6 硬件的下载与调试 8 6.1 硬件管脚的分配 8 6.2 硬件的下载 9 6.3 程序的微调与测试 10 7 总结与心得 10 参 考 文 献 10 附录一：源程序 12 附录二：硬件管脚分配 19 多功能数字钟系统 1 引 言 随着电子技术的发展，现场可编程门阵列FPGA和复杂可编程逻辑器件CPLD的出现，使得电子系统的设计者利用与器件相应的电子CAD软件，在实验室里就可以设计自己的专用集成电路ASIC器件。这种可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性，而且器件具有用户可编程特性，大大缩短了设计周期，减少了设计费用，降低了设计风险。目前数字系统的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下地逐层完成相应的描述﹑综合﹑优化﹑仿真与验证，直到生成器件，实现电子设计自动化。其中电子设计自动化（EDA）的关键技术之一就是可以用硬件描述语言（HDL）来描述硬件电路。 20世纪末，数字电子技术得到飞速发展，有力地推动了社会生产力的发展和社会信息化的提高。在其推动下，数字电子技术的应用已经渗透到人类生活的各个方面。从计算机到手机，从数字电话到数字电视，从家用电器到军用设备，从工业自动化到航天技术，都尽可能采用数字电子技术。 在此大的背景下，传统的只有计时功能的钟表已经远远不能马不能满足人们对生活和生产的需求。各个领域和不同人群要求钟表不止有计时的功能，而是应该积聚了计时，校时，校分，报时等多功能的数字电子钟。 EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动地完成逻辑化简、编译、综合、优化、仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC（Application Specific Integrated Circuit）芯片中，实现既定的电子电路设计功能。 这给用语言Verilog HDL设计数字电子钟带来了极大的方便。 1.1 设计目的 （1）初步了解可编程逻辑器件的基本原理。 （2）初步掌握Altera公司的可编程逻辑器件开发软件Quartus II的使用方法。? （3）掌握可编程逻辑器件的编程/配置方法。 （4）学会使用FPGA开发板。 （5）熟悉使用Verilog?HDL语言。 1.2 设计意义 通过设计，使我们认识到 2 Verilog??HDL简介 模块是Verilog HDL的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为使用连续赋值语句进行描述; 时序行为使用过程结构描述。一个模块可以在另一个模块中使用。 说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。语句定义设计的功能和结构。说明部分和语句可以散布在模块中的任何地方；但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。为了使模块描述清晰和具有良好的可读性, 最好将所有的说明部分放在语句前。本书中的所有实例都遵守这一规范。 在模块中，可用下述方式描述一个设计： 数据流方式; 行为方式; 结构方式; 上述描述方式的混合。 Verilog?HDL模型中的所有时延都根据时间单位定义。?? 在顺序过程中出现的语句是过程赋值模块化的实例。模块化过程赋值在下一条语句执行 前完成执行。过程赋值可以有一个可选的时延。? 时延可以细分为两种类型:? 语句间时延:这是时延语句执行的时延。 语句内时延:这是右边表达式数值计算与左边表达式赋值间的时延。? 在Verilog?HDL中可使用如下方式描述结构:? 内置门原语(在门级)；