时序逻辑电路课件.ppt

单时钟方式 加/减脉冲用同一输入端，即CLKI 由加/减控制线U’/D的高低电平决定加/减方式 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 五进制状态转换图 暂态：0101 5个有效态：0000~0100，构成有效循环 五进制时序图（图5-33）： 复位法缺点：复位低信号持续时间很短，不可靠。 2）反馈置数法（MN） 基本思想：使用LD’端, 跳过N-M个状态 基本方法：起点Sj (j=D值), 计入M-1个脉冲后, 状态为Si，附加 门电路产生低电平信号，送同步置数端, 第M个脉冲 到来后，状态回到起点。 Sj~Si：M个有效态，构成工作循环， 无暂态。 图5-34 置数法原理图 【例5-4】利用置数法将74160接成五进制计数器 解：方案i，起点D=D3D2D1D0=0000 基本方法：计入M-1=4个脉冲后, 状态为S4, 即Q3Q2Q1Q0=0100， 加门电路输出低电平到LD’端, 第5个脉冲后, 回起点。 图5-35(a) 74160接成五进制 注：反相器的输入端连至状态值 等于1的Q2端, 即： Q3Q2Q1Q0 0000 0001 0010 0011 0100 五进制状态转换图 5个有效态：0000~0100，构成有效循环 五进制时序图（图5-36 a）： 置数法优点：置数信号持续时间长，可靠。 计数值 置数信号 图5-36（a） 方案ii，起点D=D3D2D1D0=0011 基本方法：起点S3, 计入4个脉冲后, 状态为S7, 即Q3Q2Q1Q0=0111, 加与非门输出低电平到LD’端, 第5个脉冲后, 回起点。 图5-35(b) 74160接成五进制 注：与非门的输入端连至状态值 等于1的Q2Q1Q0端, 即： Q3Q2Q1Q0 0011 0100 0101 0110 0111 五进制状态转换图 5个有效态：0011~0111，构成有效循环 五进制时序图（图5-36 b）： 计数值 置数信号 图5-36（b） 2）级联扩展（MN），2片N为例： 情况① ：M不可分解, 先N?N, 再2片同时复位或置数（整体法） 图5-37 并行进位法实现100进制 先实现N?N举例： 【例5-5】将两片74160接成100进制计数器（100=10?10） 解：方案i，并行进位法：低位片进位(C)作为高位片使能控制。 100进制时序图（图5-38）： 计数值 个位进位 十位进位 图5-39 串行进位法实现100进制 （续）先实现N?N举例： 【例5-5】将两片74160接成100进制计数器（100=10?10） 解：方案ii，串行进位法：低位片进位信号作为高位片时钟信号。 注意：C及CLK之间要加反相器！ 再实现M进制举例： 【例5-6】将两片74160接成82进制计数器。要求利用整体置数法， 置数值即D值为0。 解: 先构成100进制（方法见例5.5）； 再整体置数: 起点S00, 计入M-1=81个脉冲后, 状态为S81, 即:个位(片1)状态为=1000,十位片(2)状态为=0001；加与非门输出低电平到2个LD’端, 第82个脉冲后, 回起点S00 图5-40 整体置数法 实现82进制 注: 与非门连至 片(2)的Q3和 片(1)的Q0端。 情况② ：M可分解, 如M=X1*X2 解决方法i：仍可用整体法。 解决方法ii：先第1片N—X1，第2片N—X2；再级联。 例如：M=28=4?7， 先第1片74160—4进制，第2片—7进制；再级联。 5.5 同步时序电路的设计方法 5.5.1 时序电路设计的基本任务 本节介绍：使用小规模IC（FF和门）的设计方法。 已知逻辑功能描述 绘出时序电路图 设 计 5.5.2 时序电路的设计步骤 求 状态方程 3 电路逻辑功能 2 1 求 状态图或 状态表 计算 推导 驱动方程、输出方程 画电路图 同步时序电路设计举例： 【例5-7】利用JKFF和门电路设计带进位输出的七进制加法计数器。 解:（1）列状态转换图/表 ① 进位输出：C表示； C=1, 有进位。 ② 七进制：需7个状态。 ③ 原始状态图： 图5-41 七进制原始状态图 （2）求状态方程，推导驱动、输出方程 ① FF个数：3个；状态表示：Q2Q1Q0 ② 状态编码：000~110 正式状态转换图： 图5-42 正式转换图 状态转换表（略