第4章_Verilog_HDL设计初步习题.pptVIP

习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 4-13 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表述。 4-13 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表述。 4-13 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表述。 4-13 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表述。 4-13 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表述。 * * 第4章　 Verilog HDL设计初步 4-1 举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。 答： 书上74.75.80.92页 4-2 wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？ 答：书上P261~262《9.2 Verilog HDL数据类型》 reg主要是用于定义特定类型的变量，即寄存器型(Register)变量(或称寄存器型数据类的变量)。如果没有在模块中显式地定义信号为网线型变量，Verilog综合器都会将其默认定义为wire型。过程语句always@引导的顺序语句中