EDA实验9999计数器实验报告_王炜20150406.docVIP

电气与信息工程学院 EDA技术及其应用 实验报告 实验一 0~9999的计数器电路设计 指导老师：谭会生老师 学生姓名：王炜 班级：电子信息1202 学号：12401720207 实验时间：2015-03-31 实验一 0~9999的计数器电路设计 1.实验目的 掌握EDA使用工具QUARTUS2 的使用方法。 学会用quartus软件建立项目并编写程序和调试下载的方法。 掌握VHDL程序的软件及硬件的仿真方法。 2.实验内容 设计并调试好一个计数范围为0~9999的4位十进制计数器电路CNT9999,并用软件QUARTUS II进行仿验证。 3.实验条件 开发软件：Quartus ii 8.0 4.实验设计 1）系统原理框图 为了简化设计并便于显示，本计数器电路CNT999的设计分为两个层次，其中底层电路包括四个十进制计数器模块CNT10，再由这四个模块按照图1-1所示的原理图构成顶层电路CNT9999。 图1-1 CNT9999电路原理图 VHDL程序 计数器CNT9999的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下： CNT10的VHDL源程序： --CNT10.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK,CLR,ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END ENTITY CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR=1 THEN CQI=0000; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI=1001 THEN CQI=0000; ELSE CQI=CQI+1; END IF; END IF; END IF; END PROCESS; PROCESS(CLK,CQI)IS BEGIN IF CLKEVENT AND CLK=1 THEN IF CQI=1001 THEN CO=1; ELSE CO=0; END IF; END IF; END PROCESS; CQ=CQI; END ARCHITECTURE ART; CNT9999的VHDL源程序： --CNT9999.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT9999 IS PORT(CLK,CLR,ENA:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTITY CNT9999; ARCHITECTURE ART OF CNT9999 IS COMPONENT CNT10 IS PORT(CLK,CLR,ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END COMPONENT CNT10; SIGNAL S0,S1,S2,S3:STD_LOGIC; BEGIN U0:CNT10 PORT MAP(CLK,CLR,ENA,DOUT(3 DOWNTO 0),S0); U1:CNT10 PORT MAP(S0,CLR,ENA,DOUT(7 DOWNTO 4),S1); U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(11 DOWNTO 8),S2); U3:CNT10 PORT MAP(S2,CLR,ENA,DOUT(15 DOWNTO 12),S3); END ARCHITECTURE ART; 3）仿真波形设置 顶层CNT9999仿真输入设置及可能结果估计图如图1-2。 图1-2 CNT9999仿真输入设置及可能结果估计图 实验结果及总结 系统仿真情况 CNT9999的时序仿真结果如图1-3所示。 图1-4 CNT9999的时序仿真结果 从系统仿真结果可以看出，本系统底层和顶层的程序设计完全符合设计要求。同时从系统时序仿真可以看出，从输入到输出有一定的延时，大约为3ns，这正是器件