实验2组合逻辑电路设计(预习报告).docxVIP

实验二 组合逻辑电路的设计 实验目的 略 实验器件数据 Figure  SEQ Figure \* ARABIC 1 74HC02N（或非） Figure  SEQ Figure \* ARABIC 2 74HC00(n),与非门74LS00 Figure  SEQ Figure \* ARABIC 3 74HC86N（异或）74LS86 实验原理 二进制加法运算电路 二进制加法电路可以由一位全加器组合而成； 全加器逻辑表达式为： 一位全加器电路实现如下： 图中，用74LS00D代替74HC86N 如果要实现多为二进制的加法运算，可将多个全加器级联。例如将两个全加器级联， 并且在最后输出接一个带解码器的数字显示管，就构成了一个两位二进制数相加的加法器，如下图 二进制减法运算电路 为了实现减法电路，引入了补码系统，求补码只需让输入取反并使最后一位来自低位进位置高电平，其中，取反可以通过与高电平做异或运算来实现，电路如下： 注意：此时图中电子管输出应该为减法答案的补码。 下面，将补码答案转换为原码。 有如下电路： 注意，通过对图中低电平/高电平的转换（低位的进位信息和补码的取反信息），该减法电路实际上可以变化为加法电路。 可以加入控制信号K，使其为1时电路执行减法，否则执行加法，电路如下： 实验内容 基本要求： 原码输出结果，并显示正负标志 提高要求：略