实验七综合实验数字时钟设计教材.docVIP

实验七 综合实验 数字时钟设计 目的: 1. 了解时钟的显示设计原理及其特性。 2. 设计一个时钟的电路，并以七节显示器扫描显示时间。 3. 自行以CPLD数字开发实验系统验证所设计电路的正确性。 电路图： （整体图） （接上图） 三、实验器配置图： 四、实验步骤： 1. 建立一个名为D_clock的新项目，并在MAX+plusⅡ编辑环境中，以AHDL及语言VHDL设计一个可以让七段显示器显示时间的程序，顶层gdf文件如以上图所示。 本设计包括5个小的程序模块：cout60_v.vhd（60进制计数器），cout12_v.vhd（12进制计数器），demulti4_1.tdf（4-1数据分配器），divided.tdf（20M的分频器，得到1Hz的频率），seven_v.vhd（4-7显示译码器），分别设计并生成sys符号文件，再建立顶层的D_clock .gdf文件。（注意，所有文件都要在同一文件夹里保存）。 ２.用ＶＨＤＬ语言实现６０进制计数器。 建立一个名为ｃｏｕｎｔ＿６０.vｈｄ的新文件，并在quaruts Ⅱ文字编辑器中，以VHDL语言来设计程式，图为计数器的VHDL代码。 其中ｃｌｋ为时钟输入端（上升沿触发），ｌｄｎ为置数控制端（低电位有效），ｃｌｒｎ为异步清零端，ｅｎ为计数使能端，Ｄａ、Ｄｂ为置数输入端口，Ｑａ、Ｑｂ为计数输出端口，ｒｃｏ为进位端。 存储、检查及编译。 创建元件符号。 创建波形文件，设定合适的端口信号，仿真元件的波形。 观察波形图可以看出芯片可以以６０进制方式计数，当ｃｌｒｎ为低点位时清零，当ｌｄｎ为低点位时置数。 ３.用ＶＨＤＬ语言实现１２进制计数器。 建立一个名为ｃｏｕｎｔ＿１２.vｈｄ的新文件，并在quaruts Ⅱ文字编辑器中，以VHDL语言来设计程式，图为计数器的VHDL代码。 其中ｃｌｋ为时钟输入端（上升沿触发），ｌｄｎ为置数控制端（低电位有效），ｃｌｒｎ为异步清零端，ｅｎ为计数使能端，Ｄａ、Ｄｂ为置数输入端口，Ｑａ、Ｑｂ为计数输出端口，ｒｃｏ为进位端。 存储、检查及编译。 创建元件符号。 创建波形文件，设定合适的端口信号，仿真元件的波形。 观察波形图可以看出芯片可以以１２进制方式计数，当ｃｌｒｎ为低点位时清零，当ｌｄｎ为低点位时置数。 ４.用Ｖｅｒｉｌｏｇ　ＨＤＬ语言设计数据分配器。 建立一个名为ｄｅｍｕｌｔｉ．ｖ的新文件，并在quaruts Ⅱ文字编辑器中，以Ｖｅｒｉｌｏｇ　ＨＤＬ语言来设计原件，图为计数器的Ｖｅｒｉｌｏｇ　ＨＤＬ代码。 其中Ｓ为控制输入端，Ｉ为数据输入端，ＳＡ、ＳＢ、ＭＡ、ＭＢ、ＨＡ、ＨＢ为数据输出端。 存储、检查及编译。 创建元件符号。 创建波形文件，设定合适的端口信号，仿真元件的波形。 ５.用Ｖｅｒｉｌｏｇ　ＨＤＬ语言设计七段ＢＣＤ数码管显示器。 建立一个名为ＢＣＤ＿Ｄｅｃ７．ｖ的新文件，并在quaruts Ⅱ文字编辑器中，以Ｖｅｒｉｌｏｇ　ＨＤＬ语言来设计原件，图为显示器的Ｖｅｒｉｌｏｇ　ＨＤＬ代码。 其中ｉｎ为数据输入端，ｏｕｔ数据输出端。 存储、检查及编译。 创建元件符号。 创建波形文件，设定合适的端口信号，仿真元件的波形。 观察波形图可以看出芯片可以根据不同的输入在输出端得到正确的信号。 ６.用ＶＨＤＬ语言实现１０Ｈｚ的分频器。 建立一个名为ｄｉｖｉｄｅｄ＿ｖｈｄｌ.vｈｄ的新文件，并在quaruts Ⅱ文字编辑器中，以VHDL语言来设计程式，图为分频器的VHDL代码。 其中ｃｌｋｉｎ为时钟输入端，ｃｌｋｏｕｔ为时钟输出端。可以通过设置ｄａｔａ的值来实现不同的分频比。 存储、检查及编译。 创建元件符号。 创建波形文件，设定合适的端口信号，仿真元件的波形。 7.用各个模块的符号原件设计顶层原理图 建立一个名为Dclock.bdf的新文件，并在quaruts Ⅱ编辑器中设计顶层原理图。 总图 局部图（左） 局部图（右） 存储、检查及编译。 创建波形文件，设定合适的端口信号，仿真元件的波形。 总图 局部图（前部） 局部图（置数） 由此，我们可以看出该数字时钟实现了时间设定和计时并显示的功能。