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课程设计报告
课程名称：FPGA原理、设计与应用
姓 名：
学 号：
专业班级：
指导教师：
设计题目
基于FPGA的数显时钟设计
设计要求
数码管显示时间（即时、分、秒），其中小时以24为计数周期
具有时间校对功能，可对时、分单独校正，校正时间时系统时钟不工作
具有整点报时功能，即当时钟到达整小时数时系统响铃相应的次数，次数范围为1-12，分别对应上午1-12时和下午1-12时。
设计原理及分析
利用数字电子技术、EDA设计方法、FPGA等技术，设计、仿真并实现一个基于FPGA的数字电子时钟基本功能，其基本组成框图如图1所示，振荡器采用ALTERA的DE2-70实验板的50MHz输出，分频器将50MHz的方波进行分频进而得到1Hz的标准秒脉冲，时、分、秒计时模块分别由二十四进制时计数器、六十进制分计数器和六十进制秒计数器完成，校时模块完成时和分的校正。电子时钟扩展功能为倒计时流水灯。数字电子钟的电路组成框图片如下图:
1.数字钟电路系统由主体电路和扩展电路两大部分所组成。
2. 数字电子时钟电路具有时、分、秒计时，秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24进制”规律计数。
3. 准确计时，以数字形式显示时、分、秒的时间，计数器的输出经译码器送显示器。
4. 具有分、时校正功能，校正输入脉冲频率为1Hz
5. 复位功能，时、分、秒计时清零。
6.扩展功能为：具有仿广播电台整点报时的功能，即每逢59分51秒、52秒、53秒、54秒、55秒及57秒，LED绿灯依此点亮，59分59秒时，LED红灯亮，形成倒计时流水灯报时。
电路设计
程序流程图
(24进制程序流程图)
4.2 10进制流程图
当CP↑，EN和nCR为高电平时计数，计数范围为[0,9]，使能信号EN等于0时，计时器保持。当计时到9的时候，计时器清零，否则继续计时。流程图见下图。
（10进制流程图）
4.3 6进制
当CP↑，EN和nCR为高电平时计数，计数范围为[0,5]，使能信号EN等于0时，计时器保持。当计时到5的时候，计时器清零，否则继续计时。流程图见下图。
（6进制流程图）
4.4 60进制
分、秒采用60进制计时，当CP↑，EN和nCR为高电平时计数，计数范围为[0,59]，使能信号EN等于0时，计时器保持。当个位等于9时向十位进位；当个位等于9十位等于5，计时器清零，否则继续计时。流程图见下图。
（60进制流程图）
4.5 from0to9
数码管有7段组成，分共阳极和共阴极，本次设计采用共阳极数码管。当输入为低电平时，数码管显示；当输入为高电平时，数码管不显示。用这样的方法输入不同的高低信号控制数码管的显示。
4.6 分频模块
（分频模块流程图）
4.7 总流程图
软件设计
(程序清单)
5.1头文件complete_clock程序
module complete_clock(HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,_50MHzIn,_1Hz,_50Hz,
_5KHz,_500KHz,AdjMinkey,AdjHrkey,nCR,Alarm,LED0,LED10,LED3,LED4,LED5,LED6,LED7,LED8,LED9)；
output [7:0] HEX0,HEX1,HEX2,HEX3,HEX4,HEX5;
output Alarm,_1Hz,_50Hz,_5KHz,_500KHz;
output LED0;
output LED10;
output LED3;
output LED4;
output LED5;
output LED6;
output LED7;
output LED8;
output LED9;
wire [7:0] HEX0,HEX1,HEX2,HEX3,HEX4,HEX5;
input nCR,_50MHzIn;
wire _1Hz,_50Hz,_5KHz,_500KHz;
wire LED0;
wire LED10;
wire LED3;
wire LED4;
wire LED5;
wire LED6;
wire LED7;
wire LED8;
wire LED9;
input AdjMinkey,AdjHrkey;
wire [7:0] Second,Minute,Hour;
Divided_Frequency C1(_5KHz,_500KHz,nCR,
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