东华大学数电实验数字频率计报告剖析.docVIP

目录 第一章 技术指标 1.1整体功能要求 1.2系统结构要求 1.3电气指标 第二章 设计原理分析 2.1 测频方法分析 2.2 低频信号的周期测量方法 2.3 整体设计过程 第三章 单元电路设计 3.1 测频采样定时信号及测周时基信号产生 3.2计数，锁存和显示 3.3控制信号产生 3.4 信号选择及量切换控制 3.5自校调试信号产生 3.6整体电路图 第四章 测试与调整 4.1 测频采样电路的调测 4.2计数，锁存和显示电路的调测 4.3控制信号电路的调测 4.4 信号选择及量切换电路的调测 4.5测试方法步骤、记录的数据 第五章 设计小结 参考文献 第一章 技术指标 整体功能要求 要求设计一个测量TTL方波信号频率或周期的数字系统。用按键选择测量信号频率或周期。测量值采用4个LED七段数码管显示，并以发光二极管指示测量对象：频率（周期）以及测量值的单位：Hz(s)、KHz(ms)。频率和周期的测量范围都有4档量程。 系统结构要求 数字频率计的整体结构要求如图所示。图中被测信号为外部信号，送入测量电路进行处理、测量，档位转换用于选择测试的项目------频率、周期，若测量频率则进一步选择档位。 电气指标 3.1被测信号波形：矩形波。 3.2 测量频率范围：0.1Hz~999.9KHz,分4档： 第一档：100.1Hz~999.9Hz 第二档：1.000kHz~9.999kHz 第三档：10.00kHz~99.99kHz 第四档：100.0kHz~999.9kHz 3.3 测量周期范围：0.1ｕ 设计原理分析 1测频方法分析 2低频信号的周期测量方法 测量精度取决于时基信号的周期精度以及测量计数值NC的有效数位。 3整体设计过程 先“测量计数器—锁存器—译码显示”。计数器CP用1Hz时钟，清零CR无效，锁存LD一直有效，下载看个位→十位→百位→千位的每一级十进制加计数器进位是否对？ 单元电路设计 3.1测频采样定时信号及测周时基信号产生 采样8级分频器产生1us~10s共10路分频器倍率为10的时钟信号，其中1us~1ms4路信号满足表3-6-2所示的时基信号要求作为测周技术（时基）脉冲，而10ms~10s4路信号满足表3-6-1所示的采样时间要求作为测评采样定时（时基） 信号。 3.2计数，锁存和显示 为了显示译码方便，测量计数器采用十进制加计数器级联，输出的4组BCD码可采用两个8位锁存器74373保存。寄存器的的数据控制信号为其时钟输入clk，当时钟脉冲为上升沿时输出数据被刷新为当前的输入数据，否则输出保持不变。锁存器的数据控制信号为门控使能gate（g），当gate为高电平时输出与当前输入相同，否则输出保持不变。锁存器保持的数据经七段译码后直接显示。 3.3控制信号产生 采样定时信号触发数字单稳态产生计数值锁存信号LD和测量计数器清零信号CR。 3.4信号选择及量程切换控制 两成选择键控制数据选择器4选择不同频率的时基信号作为测周时的计数脉冲；控制数据选择器5选择不同周期的时基信号作为测频采样定时。 数据选择器2选择测量计数器的计数脉冲源，数据选择器3选择测量计数器的采样定时信号源，分别根据测频或测周的要求控制。 小数点显示及测量单位指示按表3-6-1和表3-6-2的控制要求有量程选择信号通过组合电路实现。 5自校调试信号产生 测量仪表为了自校或调试方便，一般具有信号输出功能。信号范围应该覆盖设计要求的测量范围。输出信号可以采用计数器对系统基准时钟分频产生。 第四章 测试与调整 4.1 测频采样电路的调测 采用8级分频器产生1us~10s共10路分频倍率为10的时钟信号 列举其中两个节点的分频波形 出现的问题 由于刚开始不熟悉软件，而且电路连线分布没有层次，导致生成的元件模块结点分布没有规律，重新连线编号后解决问题。 4.2计数，锁存和显示电路的调测 采样定时、显示锁存、计数器清零的控制时序波形图 …0100，1100…0001。经过分析检查，是由于高低位弄反所致，改变7490的连线方式结果显示出奇怪的结果，屏幕上一直显示00 00，两个00之间出现空位。重新改变7seg的【a…g】模块的显示位置，得到正确结果。 4.3控制信号电路的调测 单稳态触发电路出现的波形 出现的问题 单稳态电路波形显示错误，波形出不来。刚开始时忘记把单稳态电路文件设置为顶层文件，改正后清零信号波形依旧有错。后经过检查，单稳态电路连接出错，少连接了一个非门。重新连线后得到正确波形。 4.4 信号选择及量切换电路的调测 由于这方面没有做成元件模块，直接连在了最后一个电路总图里面，导致最后的调试出了很多问题。刚开始信号选择没有出现问题，但是量程选择是错误的，而且小数点的位置又有问题。由于小