第五VHDL语言的主要描述语句剖析.ppt

* 例中使用的是位置映射法，也可写成名称映射法，名称映射法可以不按照声明顺序书写信号对应表。 * * 1、变量的说明； 2、范围的说明；范围必须是一个可计算的整数范围，可以是以下两种形式： · 整数表达式 to 整数表达式； 整数表达式 downto 整数表达式。 3、并行语句的说明；每条并行语句可以是任何并行描述语句、包括其他生成语句。 * p117.例5-41 * 用RTL描述方式。 * 用RTL描述方式。 * 用RTL描述方式。 * 变量i的数据类型i的数据类型应与赋值区间的数据类型相同 * 涉及的系统行为：时序流、控制、条件、迭代 功能操作：算术、逻辑运算、信号变量赋值、子程序调用 过程调用语句 * 注意是时间表达式，可为具体时间，也可是计算后得到时间 * 门闩控制 条件语句，在综合后 对应于d触发器 * * * * * * * 二分支综合后，对应于二选一多路选择器。 * if语句的多选择控制又称if语句的嵌套。else 可包含或者省略。 1 多选择控制的if语句设置多个条件; 2 当满足所设置的多个条件之一时, 就执行该条件后的顺序处理语句; 3 如果所有设置的条件都不满足时,就执行最后一个else 和end if之间的顺序处理语句。 * 书上的75页 if语句不仅可用于多路选择器设计。 还可用于比较器，译码器等进行条件控制的逻辑电路设计。 * 该练习的三个目的： 1.If语句的书写格式； 2.判断变量的数据类型； 3.数据类型转换函数所在包集合的声明。 * case语句用来描述总线或编码、译码的行为,从许多不同的序列中选择其中之一执行. 虽然if语句也有类似的功能,但case语句的可读性要好得多,阅读者很容易找出条件式和动作的对应关系. * 该例说明的问题有三： 1.Case语句的格式； 2.When others的作用； 3.Case语句综合后对应的电路模型。 * 虽然两者在很多场合可以互换等价，但在某些场合case并不适用。 * library ieee; use ieee.std_logic_1164.all; entity priorityencoder is port(input:in std_logic_vector(7 downto 0); y:out std_logic_vector(2 downto 0)); end priorityencoder; architecture rtl of priorityencoder is begin * * 这是标准逻辑函数to_X01所执行的一个转换功能。 * loop语句与其他高级语言类似，使程序能进行有规则的循环，可以反复执行若干顺序语句，循环的次数受迭代算法控制。 * 用来在loop语句中跳出本次循环。 * 讲清楚为什么要有标号和条件 * 本例中包含有两个循环语句，其中标号为inner的循环嵌套在标号为outer的另一个循环里面，对于第一个退出语句，由注释标注为exit1，如果条件为真，会将控制进程转移到标注为target B的语句处。 而对于第二个退出语句，标注为exit2，将转移控制进程到targetA 的语句处。因为没有引用标号，所以第二个退出语句只能退出其直接包围的循环体，即循环inner。 最后，标注exit3的退出语句将控制进程转移到target B。 * 对于并发信号语句，代入符号右边的信号值发生任何变化时，代入操作就会立即发生，新的值将赋予代入符号左边的信号。 等价的进程则将信号代入语句右边的信号量作为敏感信号量表，在仿真时监视该信号表，任何一个信号发生变化，进程启动代入语句执行。 * 两条语句并发处理，从而真实地模拟了实际硬件系统中的加法器和乘法器工作。 * 它允许在被赋值的一个信号下面给出一个相关条件的顺序 * 确保when子句能够覆盖所有可能的条件,条件信号代入语句一定要有else项。 * Z=A when ASSIGN_A=‘1’ else B when ASSIGN_B=‘1’ else C; 该语句中ASSIGN_A=‘1’ 和ASSIGN_B=‘1’条件都满足的话，第一个代入Z=A优先. * 注意用在构造体当中的过程，其参数定义时应该注意的问题。提出p21页的例题2-7仅适用于进程中的顺序过程调用；若要用在并行域中，应该对该过程定义进行修改。 * 以二四译码器为例说明高层次设计模块与低层次设计模块之间的关系。 元件（Component）：一个结构描述的实体,是由若干个部件用专用信号线互连而成。同一类型的部件代表相同实体的同一构造。 例元（Component_Instant）：实体结构中每一个部件是对某个元件的引用，这些部