VHDL密码锁设计剖析.docVIP

VHDL语言及应用课程设计论文 4.3 密码锁设计提示 (1) 锁存器：用于实现设定密码和输入密码的锁存。 (2) 比较器：用于将设定密码与输入密码相比较。其中，CLK为外部输入的时钟信号。若输入密码正确，则A灯亮；否则B灯亮，同时比较器输出与CLK一样的信号，驱动蜂鸣器发出报警声。 (3) 开锁控制：当反馈信号下降沿来到时，开锁控制输出低电平，用于在输入错误密码后禁止再次安锁；当RESET脚为高电平时，开锁控制输出高电平，打开与门，这时锁存器1使能端的变化受控于SETUP键，重新进入安锁状态。 (4) LED显示：用于设定密码或输入密码的显示。此项设计的目的是为了在下载演示时，能清楚地看到设置和输入的密码值。 五. 密码锁的顶层设计源程序 调用各模块形成元件例化语句： LIBRARY IEEE; USE IEEE.std_logic_1164.All; ENTITY topfile IS PORT(SETUP,RESET,START,OPN,CLK:IN STD_LOGIC; setpassword:IN STD_LOGIC_VECTOR(7 DOWNTO 0); inputpassword:IN STD_LOGIC_VECTOR(7 DOWNTO 0); led_A,led_B,warner:OUT STD_LOGIC; DOUT11,DOUT12,DOUT21,DOUT22:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY topfile; ARCHITECTURE brf OF topfile IS COMPONENT lockcontrol PORT (RESET,FEEDBACK:IN STD_LOGIC; Y:OUT STD_LOGIC); END COMPONENT; COMPONENT codeset PORT (ENABLE:IN STD_LOGIC; PASEWORD:IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END COMPONENT; COMPONENT codeinput PORT (ENABLE:IN STD_LOGIC; PASEWORD:IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END COMPONENT; COMPONENT comparator PORT (OPN,CLK,RESET:IN STD_LOGIC; rightpassword,password:IN STD_LOGIC_VECTOR(7 DOWNTO 0); A,B,warner:OUT STD_LOGIC; D11,D12,D21,D22:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COMPONENT; COMPONENT AND2 PORT (a,b:IN STD_LOGIC; c:OUT STD_LOGIC); END COMPONENT; COMPONENT NOR2 PORT (e,d:IN STD_LOGIC; f:OUT STD_LOGIC); END COMPONENT; COMPONENT LED PORT (DATA:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END COMPONENT; SIGNAL net1,net2:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL net8,net9,net10,net11:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL net3,net4,net5,net6,net7:STD_LOGIC; BEGIN U0:lockcontrol PORT MAP(RESET=RESET,feedback=net3,y=net4); U1:AND2 PORT MAP(a=net3,b=START,c=net5); U2:AND2 PORT MAP(a=SETUP,b=net4,c=net6); U3:CODEINPUT PORT MAP(PASEWORD=inputpassword,ENABLE=net5,Q=net1); U4:codeset PORT MAP(PASEWORD=setpassword,ENABLE=net6,Q=net2); U5:comparator PORT MAP(rightpassword=net2,password=net1,O