编写验证程序材料.pptVIP

思考 在blocking模块中，如下改变，仿真和综合结果有什么变化？ 1 always@（posedge clk) begin c=b; b=a; end 2 always @(posedge clk) b=a; always @(posedge clk) c=b; 生成的result文件内容 at time 35,detect out is 1 at time 45,detect out is 1 at time 85,detect out is 1 at time 95,detect out is 1 例 3位全加器设计和验证 module Adder1Bit (A, B, Cin, Sum, Cou)t ; input A, B, Cin; output Sum, Cout; assign Sum = (A ^ B ) ^ Cin; assign Cout = (A ^ B )| (A Cin) | (B Cin) ; endmodule module Adder3Bit (First, Second, Carry_In,Sum_Out, Carry_)O ;ut input [0:2] First, Second; input C a r r y _ I n; output [0:2] sum _ Out; output Carry _ O t ; wire [0:1] Car ; Adder1bit A1 (First[2], Second[2], Carry_In,Sum_Out [2], Car[ 1 ] )， A2 (First[1], Second[1], Car[1], Sum_Out [ 1 ] ,Car[ 0 ] ) , A3 (First[0], Se cond[0], Car[0], Sum_Out [0], Carry _ Out) ; endmodule module TestBench; parameter BITS = 11, WORDS= 2 ; reg [1:BITS] Vmem [ 1 :W O R D S] ; reg[ 0 : 2 ] A , B , Sum _ E x; reg Cin, Cout_Ex; integer J; wire [0:2] Sum; wire Cout; / /被测试验证的模块实例。 Adder3Bit F1 (A, B, Cin, Sum, Cout ) ; initial begin $readmemb (test.vec, Vmem ) ; for (J = 1; J = W O R D S; J = J + 1) begin {A, B, Cin, Sum_Ex, Cout_}E x= Vmem [J] ; #5; //延迟5个时间单位等待电路稳定。 if ( (Sum ! = = Sum _ E x) | | (Cout ! = = Cout _ E x) ) $display (****Mismatch on vector %b *****Vm,em [J] ) ; else $display (No mismatch on vector %bVmem [J] ) ; end end endmodule $ readmemb系统任务从文本文件中读取向量(可能包含输入激励和输出期望值)。假定文件“ test.vec”包含如下两个向量。 向量的前三位对应于输入A，接下来的三位对应于输入B，再接下来的位是进位，八到十位是期望的求和结果，最后一位是期望进位值的输出结果。 测试模块中首先定义存储器Vmem，字长对应于每个向量 的位数，存储器字数对应于文件中的向量数。 系统任务$readmemb从文件“test.vec”中将向量读入 存储器Vmem中。for循环通过存储器中的每个字，即每 个向量，将这些向量应用于待测试的模块，等待模块稳 定并探测模块输出。条件语句用于比较期望输出值和监 测到的输出值。如果发生不匹配的情况，则输出不匹配 消息。下面是以上测试验证模块模拟执行时产生的输出 。因为模型中不存在错误，因此没有报告不匹配情形。 No mismatch on vector 01001001000 No mismatch on vector 01001111100 本例中的验证模块将所有输入向量和观察到的输出结果输出 到文件“mon.Out”中。 module F _ Tes _ Bench; parameter BITS = 11, WORDS= 2 ; reg [ 1