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EDA异或门的实现
实验异或门一、实验内容
1．熟悉Quartus软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）
2．用逻辑图和VHDL语言设计一个异或门。
二、电路要求
1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。
2．预习报告内容有：
异或门的逻辑图；
用VHDL语言设计异或门；
3．实验结束前，要填写实验卡，将异或门的仿真波形画在实验卡上。
三、电路功能介绍
异或门（XOR）
用途：异或门是一种用途广泛的门电路。典型应用是作为加法器的单元电路。
逻辑图
真值表
A B OUT 0 0 0 0 1 1 1 0 1 1 1 0
三、实验报告要求
实验程序：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity GWY is port A,B:in bit; C:out bit ; end;
architecture a of GWY is
begin c A xor B; end;
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