数字电子线路课程设计之多功能数字钟.docVIP

专业： 班级： 姓名： 学号： 指导老师： 多功能数字钟课程设计任务书 设计目的与要求 设计一个数字钟。准确地理解有关要求，独立完成系统的设计，要求所设计的电路具有以下功能： 设计的数字钟能直接显示“时”，“分”，“秒”；12与24计数实时转换； 当电路发生走时误差时，要求电路具的校时功能； 能够上，下午显示； 具有定时提醒功能； 2．设计内容 （1）画出电路原理图，正确使用逻辑关系； （2）确定元器件及元件参数； （3）进行电路模拟仿真； （4）SCH文件生成与打印输出； 3．编写设计报告 写出设计的全过程，附上有关资料和图纸， 4．心得体会。 多功能数字钟电路的设计 设计主要内容：本电路利用晶振和循环分频器产生秒脉冲，作为触发秒、分、时计数器的触发信号；各计数器通过译码器、7段数码管显示时间。另外，电路设有定时、调时、校时、12与24小时实时转换及上下午显示电路。 所用器件及芯片：多谐振荡器 、分频器 、寄存器、计数器、译码器。 1 引言 我们日常生活离不开时间，尤其是随着现代文明的进步，人们的时间观念越来越强，甚至有些工作人员用自己的工作时间的长短来衡量工作效率，可见数字钟已经到了与人行影不离的地步。数字钟为我们的日常生活提供了便利，它采用集成电路，具有时间准确，体积小，携带方便,数字显示清晰直观。下面介绍一般数字钟的电路设计。 2 总体设计方案 2.1 设计思路 利用555定时器产生稳定度很高的高频方波信号，经分频电路，将高频方波分频为1HZ的秒脉冲波，输入到六十进制的秒计数器，秒计数器和分计数器都是有一个个位十进制当秒计数器的十位在清零时也向六十进制的计数器个位发一个脉冲使分计数器加1，当分计数器的十位在清零时也同时向二十四进制时计数器的个位发一个脉冲，使其加1。将时，分，秒计数器的输出端分别接上译码器和显示器，最大显示值为23小时59分59秒，再输入一个秒脉冲后，显示复零。 利用校准电路分别对时，分校准，另外电路又增加了12与24小时转换，上下午显示以及定时电路。 2.2 总体设计框图 图1.数字钟方框图 3设计原理分析 3.1 振荡器 3.1.1 555内部电路 555定时器内部结构的简化原理如图2所示。它由3个阻值为5K的电阻组成的分压器，两个电压比较器C1和C2和一个基本RS触发器，放电BJT T组成。 定时器的主要功能取决于比较器，比较器的输入控制RS触发器和放电BJT T的状态。图中4脚为复位输入端，当4脚电压为低电平时，不管其他输入端的状态如何，输出V0为低电平。因此在正常工作时，应将其接高电平。 由图可知，当5脚悬空时，比较器C1和C2的比较电压分别为2/3Vcc和1/3Vcc。 当6脚电压大于2/3VCC，2脚电压大于1/3VCC时，比较器C1输出低电平，比较器C2输出高电平，基本RS触发器被置0，放电三极管T导通，输出端V0为低电平。 当6脚电压小于2/3VCC，2脚电压小于1/3VCC时，比较器C1输出高电平，C2输出低电平，基本RS触发器置1，放电三极管截止，输出端V0为高电平。 当6脚电压小于2/3VCC，2脚电压大于1/3VCC时，基本RS触发器R=1，S=1，触发器状态不变，电路亦保持原状态不变。 表1 555定时器功能表 输入 输出 阈值输入6脚 x 2/3Vcc 2/3Vcc 2/3Vcc 触发输入2脚 x 1/3Vcc 1/3Vcc 1/3Vcc 复位4脚 0 1 1 1 输出3脚 0 1 0 不变 放电管T 导通 截止 导通 不变 综合上述分析，可得555定时器功能表如表1所示 3.1.2 振荡器工作原理 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，一般来说，振荡器的频率较高，再经3级分频电路，将得到近似标准的秒脉冲。 多谐振荡器也称无稳态触发器，它没有稳定状态，同时无需外加触发脉冲，就能输出一定频率的矩形脉冲（自激振荡）。用555集成电路实现多谐振荡，需要外接电阻R1、R2和电容C，并外接+5V的直流电源。 在本电路中，555有图3所示方式组成振荡频率为1600HZ的方波脉冲信号。当电路接通时,电源经R1，D1对C1充电，时间为TL＝0.7R1C10.00042S当充电到2/3Vcc时，输出变为低电平，C1经D2，R2及7脚放电，时间为TR＝0.7C1R20.00021S,振荡周期为T＝TL＋TR0.00063S，1590HZ。 3.2 分频电路 由于振荡电路不容易产生1HZ的脉冲信号，并且信号频率越低受干扰脉冲的影响越大，因此，本电路采用分频的方式将振荡产生的频率为1600HZ的信号分频得到1HZ秒脉冲，其电路如图4所示，其中集成电路74161为一四位二进制计数器，其逻辑功能如表2所示，振荡信号 表2 74