时序逻辑电路实报告.docxVIP

PAGE  PAGE 9 共 NUMPAGES 10页 第 PAGE 1页 二、时序逻辑电路实验题目 1. 试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。 设计： （一）设计一个固定进制的加法计数器。 （1）利用555定时器设计一个可以生时钟脉冲的多谐振荡器，使其构成长生脉冲，对同步加法器74LS161输入信号，根据555定时器构成的多谐振荡器的周期可定，由图可的T=T1+T2=0.7（RA+RB）C+0.7 RBC=0.7（RA+2RB）C，通过改变电阻RA，RB和C的大小，可以改变脉冲的周期。所发电阻为2个510kΩ，C=1uF，则T=0.7（RA+2RB）C=0.7x510x3x0.1/1000s=1.071s. （2）利用十六进制的加法计数器74LS61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示0.1.2.3….9，所以一片74LS161只可以控制一个显示器，就要将一片74LS161改为十进制，最后再利用级联的7