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shiyan4_1译码器设计VHDL设计256_8 ROM实验源程序VHDL 16-8ROM设计源程序
4_16译码器设计
library ieee;
use ieee.std_logic_1164.all;
entity decode4_16 is
port(a:in std_logic_vector(3 downto 0);
y:out std_logic_vector(15 downto 0));
end;
architecture one of decode4_16 is
begin
process(a)
begin
case a is
when0000= y=1111111111111110;
when0001= y=1111111111111101;
when0010= y=1111111111111011;
when0011= y=1111111111110111;
when0100= y=1111111111101111;
when0101= y=1111111111011111;
when0110= y=1111111110111111;
when0111= y=1111111101111111;
when1000= y=1111111011111111;
when1001= y=1111110111111111;
when1010= y=1111101111111111;
when1011= y=1111011111111111;
when1100= y=1110111111111111;
when1101= y=1101111111111111;
when1110= y=1011111111111111;
when1111= y=0111111111111111;
when others= y=ZZZZZZZZZZZZZZZZ;
end case;
end process;
end;
VHDL设计256_8 ROM实验源程序
library ieee;
use ieee.std_logic_1164.all;
entity rom256_8 is
port(address:in std_logic_vector(7 downto 0);
relt:out std_logic_vector(7 downto 0));
end;
architecture one of rom256_8 is
signal cs:std_logic_vector(3 downto 0);
signal address1:std_logic_vector(3 downto 0);
signal allen:std_logic_vector(15 downto 0);
component decode4_16
port(a:in std_logic_vector(3 downto 0);
y:out std_logic_vector(15 downto 0));
end component;
component rom16_8
port(addr:in std_logic_vector(3 downto 0);
en:in std_logic;
data:out std_logic_vector(7 downto 0));
end component;
begin
cs=address(7 downto 4);
address1=address(3 downto 0);
yima: decode4_16 port map(cs,allen);
gesrom16_8:
for n in 0 to 15 generate
srom16_8: rom16_8 port map(address1,allen(n),relt);
end generate;
end;
VHDL 16-8ROM设计源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity rom16_8 is
port(addr:in std_logic_vector(3 downto 0);
en:in std_logic;
data:out std_logic_vector(7 downto 0));
end;
architecture one of rom16_8 is
type memory is array(0 to 15) of std_logic_vector(7 downto 0);
signal data1:memory:=0100001001000100,
01000110010
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