shiyan4_1译码器设计VHDL设计256_8 ROM实验源程序VHDL 16-8ROM设计源程序.docVIP

shiyan4_1译码器设计VHDL设计256_8 ROM实验源程序VHDL 16-8ROM设计源程序.doc

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
shiyan4_1译码器设计VHDL设计256_8 ROM实验源程序VHDL 16-8ROM设计源程序

4_16译码器设计 library ieee; use ieee.std_logic_1164.all; entity decode4_16 is port(a:in std_logic_vector(3 downto 0); y:out std_logic_vector(15 downto 0)); end; architecture one of decode4_16 is begin process(a) begin case a is when0000= y=1111111111111110; when0001= y=1111111111111101; when0010= y=1111111111111011; when0011= y=1111111111110111; when0100= y=1111111111101111; when0101= y=1111111111011111; when0110= y=1111111110111111; when0111= y=1111111101111111; when1000= y=1111111011111111; when1001= y=1111110111111111; when1010= y=1111101111111111; when1011= y=1111011111111111; when1100= y=1110111111111111; when1101= y=1101111111111111; when1110= y=1011111111111111; when1111= y=0111111111111111; when others= y=ZZZZZZZZZZZZZZZZ; end case; end process; end; VHDL设计256_8 ROM实验源程序 library ieee; use ieee.std_logic_1164.all; entity rom256_8 is port(address:in std_logic_vector(7 downto 0); relt:out std_logic_vector(7 downto 0)); end; architecture one of rom256_8 is signal cs:std_logic_vector(3 downto 0); signal address1:std_logic_vector(3 downto 0); signal allen:std_logic_vector(15 downto 0); component decode4_16 port(a:in std_logic_vector(3 downto 0); y:out std_logic_vector(15 downto 0)); end component; component rom16_8 port(addr:in std_logic_vector(3 downto 0); en:in std_logic; data:out std_logic_vector(7 downto 0)); end component; begin cs=address(7 downto 4); address1=address(3 downto 0); yima: decode4_16 port map(cs,allen); gesrom16_8: for n in 0 to 15 generate srom16_8: rom16_8 port map(address1,allen(n),relt); end generate; end; VHDL 16-8ROM设计源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rom16_8 is port(addr:in std_logic_vector(3 downto 0); en:in std_logic; data:out std_logic_vector(7 downto 0)); end; architecture one of rom16_8 is type memory is array(0 to 15) of std_logic_vector(7 downto 0); signal data1:memory:=0100001001000100, 01000110010

文档评论(0)

canggu808866 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档