ISCA－2000海外調査報告-吉瀬研究室.ppt

ＩＳＣＡ－２０００ 海外調査報告 電気通信大学大学院 情報システム学研究科 吉瀬謙二 kis@is.uec.ac.jp 会議の概要 The 27th Annual International Symposium on Computer Architecture, Vancouver Canada 6月10日～1４日 キーノート１ パネル１ 一般講演２９（採択率１７％） 参加者４４４人　（日本人１３人，大学から４人） /~ISCA2k/ 紹介する文献 Multiple-Banked Register File Architecture On the Value Locality of Store Instructions Completion Time Multiple Branch Prediction for Enhancing Trace Cache Performance Circuits for Wide-Window Superscalar Processor Trace Preconstruction A Hardware Mechanism for Dynamic Extraction and Relayout of Program Hot Spots A Fully Associative Software-Managed Cache Design Performance Analysis of the Alpha 21264-based Compaq ES40 System Piranha: A Scalable Architecture Based on Single Chip Multiprocessing Multiple-Banked Register File Architecture Jose-Lorenzo Cruz et al. Universitat Politecnica de Catalunya, Spain ISCA-2000 p.316-325 レジスタファイルの構成 研究の動機 The register file access time is one of the critical delays The access time of the register file depends on the number of registers and the number of ports Instruction window - registers Issue width - ports 研究の目的 レジスタファイルのポート数を増やす シングル?サイクルでアクセスできるレジスタファイルに近づける Impact of Register File Architecture Observation Processor needs many physical registers but a very small number are actually required at a given moment. Registers with no value Value used by later instructions Last-use and overwrite Bypass only or never read Multiple-Banked Register File Architecture Register File Cache The lowest level is always written. Data is moved only from lower to upper level. Cached in upper level based on heuristics. There is a prefetch mechanism. Caching and Fetching Policy Non-bypass caching バイパスロジックから読まれていない結果のみを上位レベルに格納 Ready caching まだ発行されていない命令で必要とされている値のみを上位レベルに格納 Fetch-on-demand 必要となった時点で値を上位レベルに転送 Prefetch-first-pair - next slide Prefetch-first-pair 命令(1) から(3) は，プロセッサ内でリネームステージを経過している． P1 ～ P8 は，ハードウェアによって変換された物理的なレジスタの番号 評価結果 (conf. C3) One-cycle single-banked Area 18855, cycle 5.22 ns (191 MHz) Read 4