基于fpga的数字钟的设计毕业论文.doc

1 设计的要求 本次设计主要是研究基于FPGA的数字钟，要求是以24小时为周期，显示时、分、秒。采用1HZ的基准脉冲信号产生1S的基准时间，当计数达到60次时，输出1个分钟（min）脉冲；当1min的时钟计数到达60次时，输出1个小时（h）脉冲；若1h的时钟计数达到23次时，并且1min的计数到59次、1s的计数也达到59次，再来1个1s的脉冲，数字钟就自己复位，重新从零开始计时。为了保证计时的稳定及准确须由晶体振荡器提供时间基准信号。 该系统是基于FPGA的设计，采用VHDL进行系统功能的描述，采用自顶向下的设计方法，用QUARTUS II软件进行仿真。 2 设计的基本原理 振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。秒计数器满59后向分计数器进位，分计数器满59后向小时计数器进位，小时计数器按照“24翻0”规律计数。计满后各计数器清零，，，，R、C元件的数值无关。因此，，Hz的方波信号，其输出至分频电路。分频电路的逻辑框图如下图4所示。 图4 分频电路逻辑框图 六进制计数模块 对秒和分的十位进行计数，计数满六便变为0，产生进位。 六进制计数器的逻辑框图如下图5所示。 图5六进制计数器逻辑框图 十进制计数器模块 对秒和分的个位进行计数，计满10便变为0，并产生进位。 十进制计数器逻辑框图如下图6所示。 图6 十进制计数器逻辑框图 二十四进制计数器模块 对时进行计数，计满24便变为0。 二十四进制计数器逻辑框图如下图7所示。 图7 二十四进制计数器逻辑框图 译码器模块 将时、分、秒个位的输出译为七段输出。 译码器的逻辑框图如下图8所示。 图8 译码器逻辑框图 顶层文件模块 将各模块连接起来，实现整个时钟功能。 顶层文件的逻辑框图如下图9所示。 图9 顶层文件逻辑框图 LED七段共阴极数码管显示模块 常见的数码管由七个条状和一个点状发光二极管管芯组成，共阴极LED是指笔画显示器各段发光管的阴极是公共的，而阳极是相互隔离的。LED数码管模块如下图10所示。 图10 LED数码管模块图 4 各模块的仿真 4.1 分频器模块仿真图 图11 分频器模块仿真图 4.2 六进制计数器模块仿真图 图12 六进制计数器模块仿真图 4.3 十进制计数器模块仿真图 图13 十进制计数器模块仿真图 4.4 二十四进制计数器模块仿真图 图14 二十四进制计数器模块仿真图 4.5 译码器模块仿真图 图15 译码器模块仿真图 4.6 顶层文件模块仿真图 图16 顶层文件模块仿真图 4.7 LED七段共阴极数码管显示模块仿真图 图17 数字钟准备状态仿真图 图18 数字钟运行状态仿真图 5 结论与感悟 本次设计实验经过各模块和整体程序的仿真运行，达到了设计的要求。运行数字时钟，首先对1s的时钟进行计数，当计数达到60次时，输出1个分钟（min）脉冲；当1min的时钟计数到达60次时，输出1个小时（h）脉冲；若1h的时钟计数达到23次时，并且1min的计数到59次、1s的计数也达到59次，再来1个1s的脉冲，数字钟就自己复位，重新从零开始计时。 在此次设计中，运用了自顶向下的模块化设计，使程序清晰易懂。虽然程序在设计师具备一定的优点，但是也有着一定的不足，比方说延时问题，这使得数字钟在实际运行时并不十分准确。所以设计并不完美，还需要一定的改善。 此次课程设计查阅了很多与FPGA，VHDL语言等有关的资料，极大的提高了自己的查询与阅读能力，为以后的毕业设计打下一定的基础。在此次的数字钟设计过程中，我更进一步地熟悉有关数字电路的知识和具体应用。学会了利用QuarterII软件进行原理图的绘制，硬件描述语言VHDL的编写，程序的仿真等工作。并能根据仿真结果分析设计的存在的问题和缺陷，从而进行程序的调试和完善，使自己的设计达到要求。在此感谢指导老师对我的问题一一解答，使我的课程设计能够顺利的完成。 本次课程设计圆满完成。 参考文献： 【1】 刘爱荣，王振成.EDA技术与CPLD/FPGA开发应用简明教程.清华大学出版社. 【2】 陈忠平，高金定，高见芳.基于QuuartusⅡ的FPGA/CPLD设计与实践.电子工业出版社. 【3】 刘君，常明，秦娟.基于硬件描述语言（VHDL）的数字时钟设计.天津理工大学报.