chSOC设计实践概述重点.ppt

3 主流EDA工具介绍 EDA工具： 仿真、综合、布局布线、静态时序分析、测试、物理验证 主流EDA工具公司 Cadence公司：spectre; Dracula , SOC Encounter; Mentor公司:modelsim, DFTAdvisor, Fastscan, Calibre; Synopsys 公司：hspice；VCS, Design Compiler, DFT Compiler, TetraMax, StarRC, Prime Time, IC Compiler, Formality; 主流FPGA 工具公司 Altera公司 Xilinx公司 Actel公司 功能分类 按照功能包括： 设计输入工具 仿真工具 综合工具 布局布线工具 静态时序分析工具 物理验证功工具 典型ASIC设计具有下列相当复杂的流程，实际中包含如下多项基本内容： 结构及电气规定。 RTL级代码设计和仿真测试平台文件准备。 为具有存储单元的模块插入BIST(Design For test 设计)。 为了验证设计功能，进行完全设计的动态仿真。 设计环境设置。包括使用的设计库和其他一些环境变量。使用 Design Compiler工具，约束和综合设计，并且加入扫描链。 使用 Design Compiler自带静态时序分析器，进行模块级静态时序分析。 使用 Formality工具，进行 RTL级和综合后门级网表的 Formal Verification。 版图布局布线之前，使用Prime Time工具进行整个设计的静态时序分析。 将时序约束前标注到版图生成工具。 时序驱动的单元布局，时钟树插入和全局布线。 将时钟树插入到DC的原始设计中。 使用Formality对综合后网表和插入时钟树网表进行 Formal Verification。 从全局布线后的版图中提取出估算的时间延时信息。 将估算的时间延时信息反标注到Design Compiler或者 Prime Time。 在Prime Time中进行静态时序分析。 在Design Compiler中进行设计优化。 设计的详细布线。 从详细布线设计中提取出实际时间延时信息。 将提取出的实际时间延时信息反标注到Design Compiler或者PrimeTime中。 使用Prime Time进行版图后的静态时序分析。 在 Design Compiler中进行设计优化（如需要)。 进行版图后带时间信息的门级仿真。 LVS和DRC验证，然后流片。 层次化设计和模块划分 层次化 Divide and conquer IO，PLL，模拟模块，JTAG，Core逻辑 优点 设计并行化 减小了EDA 的难度 设计规则化 基于IP的设计方法和SOC 芯片封装和散热 封装形式 封装结构 工艺 工艺选择 特征尺寸 功耗 晶圆尺寸 库 费用成本等 增强工艺 晶圆代工 TSMC UMC SIMC Chartered * * * * * * * * * Feedthroughs * * 输入/输出/文档/时序图/逻辑图/关键路径 * 以处理的设计为流程 半定制设计方法简述 半定制设计方法又分成基于标准单元的设计方法和基于门阵列的设计方法。 基于标准单元的设计方法是：将预先设计好的称为标准单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。基于标准单元的ASIC又称为CBIC(Cell based IC)。 基于门阵列的设计方法是：在预先制定的具有晶体管阵列的基片或母片上通过掩膜互连的方法完成专用集成电路设计。 半定制主要适合于开发周期短，低开发成本、投资、风险小的小批量数字电路设计。 该方法采用预先设计好的称为标准单元的逻辑单元，如门电路、多路开关、触发器、时钟发生器等，将它们按照某种特定的规则排列成阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元连接成所需的专用集成电路。 单元库中所有的标准单元均采用定制方法预先设计，如同搭积木或砌墙一样拼接起来，通常按照等高不等宽的原则排列，留出宽度可调的布线通道。 基于标准单元的设计方法 CBIC的主要优、缺点： 用预先设计、预先测试、预定特性的标准单元库， 省时、省钱、少风险地完成ASIC设计任务。 设计人员只需确定标准单元的布局以及CBIC中 的互连。 标准单元可以置放于芯片的任何位置。 所有掩膜层是定制的； 可内嵌定制的功能单元； 制造周期较短，开发成本不是太高。