EDA第一部分VerilogHDL硬件描述语言讲述.pptx

;教材;课时安排及考试;第一章 前言;什么是电子设计自动化（EDA）？ 使用计算机仿真来完成电子设计过程（电子电路的设计和仿真，集成电路板图设计，印制电路板PCB设计，可编程器件程序设计）的一门新兴技术。;电子系统的制造周期： 1.设计阶段：系统规划，功能设计，逻辑设计，电路设计，设计验证 2.生产阶段：生产制作 3.测试阶段：测试调试 集成电路中的芯片类型： 1.全定制电路芯片 2.半定制电路芯片 3.通用芯片;数字电路与模拟电路;A/D 转换器： A/D转换器工作时，需要在固定的时间点对输入的模拟信号进行采样， 然后将在该点取得的采样电压量转化为数字量，然后给出转换结果，进行下 一次采样。;什么是数字系统：;数 字 系 统 设 计 开 发 的 一 般 过 程 是 ： 1. 系 统 规 划 ，功 能 设 计 。 2. 逻 辑 设 计 ，并 进 行 逻 辑 模 拟 。 3. 电 路 设 计 。根 据 系 统 的 规 模 、复 杂 度 选 择 所 使用 的 元 器 件 。 4. 设 计 半 定 制 电 路 芯 片 。 5. 设计印刷电路板。 6. 制 作 印 刷 电 路 板 ，完 成 整 个 系 统 的 制 作 。 7. 测 试 调 试 ，并 最 终 形 成 设 计 开 发 的 新 产 品 ，推向 市 场 。;数字系统的构成：;如何设计数字系统：;Quartus软件中使用D触发器设计异步4位二进制加法计数器的原理图实现;library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jsq16 is Port(clk,reset:in std_logic; q3,q2,q1,q0:buffer std_logic); end jsq16; architecture one of jsq16 is begin process(clk,reset) begin if(reset=0)then q0=0; elsif(clkevent and clk=0)then q0=not q0; end if; end process; ;单片机、DSP、FPGA、ASIC设计的异同：;计算机之父、人工智能之父 艾伦·图灵;FPGA的应用领域;练习题：使用c语言编写程序请求使用者输入10个整数，将其存储在含有10个元素的数组a中，并将数组a的值按从大到小自动输出。 例如当使用者输入为：2，1，4，9，5，3，7，8，0，6时，程序能够自动输出9，8，7，6，5，4，3，2，1，0 main()  {  int i,j,temp;  int a[10]; 在此添加代码： printf(%5d,,a[i] );  printf(\n);  } ;目录;什么是硬件描述语言HDL？;为什么使用硬件描述语言HDL进行设计？;Verilog HDL 的发展历史;Verilog HDL 的抽象级别;Verilog HDL 的三种设计建模方式;两路MUX的逻辑描述为：只要信号a或b或sel发生变化，如果sel为0则选择a输出；否则选择b输出。;例2：结构级（即门级描述）;线网数据类型： 表示构件中的物理连线 寄存器数据类型：表示抽象的数据存储单元 组合逻辑电路：门电路，与，或，非，与非，或非，异或 时序逻辑电路：触发器，计数器，寄存器，锁存器，储存器 组合逻辑电路与电路原来状态无关，无记忆功能 时序逻辑电路取决于当前输入信号和电路原来的状态， 具有记忆功能。 ;能够使用编程语言接口（PLI）机制进一步扩展。PLI是允许外部 函数访问Verilog 模块内信息、允许设计者与模拟器交互的例程 集合。 设计能够在多个层次上加以描述，从开关级、门级、寄存器级 （RTL）到算法级，包括进程和队列级。 允许使用内置开关级源于在开关级队设计完整建模。 可用于生成模拟激励和指定测试的验证约束条件。 能够监控模拟验证的执行。 允许混合建模方式，即一个设计中每个模块都可以在不同 设计层次上建模。 内置逻辑函数，如(按位与)和|(按位或) 高级编程语言结构，如条件语句，循环语句等。 显式的对并发和定时进行建模。 支持文件读写。;习题： 1.Verilog HDL 是在哪一年首次被IEEE标准化的？ 2.Verilog HDL支持哪三种基本描述方式？ 3.可以使用Verilog HDL描述一个设计的时序吗？ 4.语言中的什么特性能够用于描述参数化设计？ 5.能够使用Verilog HDL编写测试验证程序吗？