数电实验报告分析.docxVIP

一，实验结果分析 实验一：Quartus II 原理图输入法设计 实验名称：设计实现全加器 实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 原理图： 仿真波形图： 仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。输出s代表本位和，输出co代表向高位的进位。 可得真值表为： abcsco0000000110010100110110010101011100111111与上边的仿真波形图对比可知电路设计正确。 实验三：用VHDL设计与实现时序逻辑电路 实验名称：连接8421计数器，分频器和数码管译码器 实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。 VHDL代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity div is port(clk1 : in std_logic; clk_out : out std_logic); end; architecture d of div is signal cnt : integer range 0 to signal clk_tmp : std_logic; begin process(clk1) begin if (clk1event and clk1=1) then if cntthen cnt=0; clk_tmp= not clk_tmp; else cnt=cnt+1; end if; end if; end process; clk_out=clk_tmp; end; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count10 IS PORT( clk2,clear2:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END count10; ARCHITECTURE count OF count10 IS SIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(clk2,clear2) BEGIN IF clear2=1 THEN q_temp=0000; ELSIF (clk2event AND clk2=1) THEN IF q_temp=1001 THEN q_temp=0000; ELSE q_temp=q_temp+1; END IF; END IF; END PROCESS; q=q_temp; END count; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY seg7 IS PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) ); END seg7; ARCHITECTURE show OF seg7 IS BEGIN PROCESS(a) BEGIN CASE a IS WHEN0000=b=1111110; WHEN0001=b=0110000; WHEN0010=b=1101101; WHEN0011=b=1111001; WHEN0100=b=0110011;