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北京邮电大学 数字电路与逻辑设计实验 学院： 班级： 姓名： 学号： 班内序号：  实验一 Quartus II原理图输入法设计 实验目的： (1)熟悉Quartus II原理图输入法进行电路设计和仿真。 (2)掌握Quartus II 图形模块单元的生成与调 (3)熟悉实验板的使用 二、实验所用器材： (1)计算机 (2)直流稳压电源 (3)数字系统与逻辑设计实验开发板 三、实验任务要求 (1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3)用VHDL语言实现全加器。 四、实验原理图和实验波形图 全加器实验原理图。 2、全加器实验波形图。 五、仿真波形分析 由仿真波形可以看出，当a,b,ci有两个或者两个以上为1时，产生进位，即co输出为1，而输出s则是当a,b,ci输入偶数个1时为0，奇数个1时为1，满足实验原理，仿真波形正确。  实验三 VHDL组合逻辑电路设计 一、实验目的： (1)熟悉Quartus II原理图输入法进行电路设计和仿真。 (2)掌握Quartus II 图形模块单元的生成与调 (3)熟悉实验板的使用 二、实验所用器材： (1)计算机 (2)直流稳压电源 (3)数字系统与逻辑设计实验开发板 三、实验任务要求 (1)用VHDL语言设计将8421计数器，分频器和数码管译码器连接使用，实现在指定数码管滚动显示0-9，其余数码管不亮，并带有清零功能，并下载到实验板显示计数结果。 四、实验VHDL代码和仿真波形图 (1)VHDL代码 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity xianshi is port( clk,clr:in std_logic; b:out std_logic_vector(6 downto 0); cat:out std_logic_vector(5 downto 0)); end xianshi; architecture a of xianshi is signal ctmp:std_logic_vector(3 downto 0); signal tmp:integer range 0 to 1249999; signal clktmp:std_logic; signal e:std_logic_vector(6 downto 0); begin p1:process(clk,clr) begin if clr=0 then tmp=0; elsif clkevent and clk=1 then if tmp=1249999 then tmp=0;clktmp=not clktmp; else tmp=tmp+1; end if; end if; end process p1; p2:process(clktmp) begin if clr=0 then ctmp=0000; elsif(clktmpevent and clktmp=1)then if ctmp=1001then ctmp=0000; else ctmp=ctmp+1; end if; end if; end process p2; p3:process(ctmp,clr) begin if(clr=0) then cat=111111; else case ctmp is when0000=e=1111110;--0 when0001=e=0110000;--1 when0010=e=1101101;--2 when0011=e=1111001;--3 when0100=e=0110011;--4 when0101=e=1011011;--5 when0110=e=1011111;--6 when0111=e=1110000;--7 when1000=e=1111111;--8 when1001=e=1111011;--9 when others=e=0000000; end case; cat=1