3位二进制运算器实验_钱鹏_2013011581浅析.docxVIP

3位二进制运算器 自31 钱鹏 2013011581 1.实验任务 3位二进制运算器及其数码管扫描显示电路 设计要求： 1.用门电路设计一个1位二进制全加器。运用波形仿真检查功能正确后 ，将其封装成1位全加器模块。 2. 以1中已封装的1位全加器模块为基础实现一个3位二进制全加器，并 仿真检查功能正确与否。 3. 以2中的3位全加器模块为基础实现一个3位二进制运算器，完成运算 S＝M±N。当减法运算结果为负数时，输出显示差的原码和负数标志。 4. 设计一个4位数码管的扫描显示电路。将运算器的两个运算数和运算 结果在4位数码管上轮流显示。 2.设计思想及具体实现 设计思想： 电路的层次化设计和模块化设计的思想。 穷举和合并化简的方法。 一位二进制全加器 输入：A、B为加数，Ci-1是来自低位的进位 输出：Si为二进制加法的运算结果的个位，Ci是向高位的进位 设计思想 罗列真值表，进行简化，得到： Si=Ai⊕Bi⊕Ci-1 Ci=AB+(A⊕B)*Ci-1 逻辑原理图 功能仿真 时序仿真 封装 2．四位二进制全加器 输入：A3A2A1A0 和 B3B2B1B0 ，其中A3 和 B3 为符号位 输出：S3S2S1S0 设计思想 将已经设计好的一位二进制全加器串联地拼接起来，形成四位二进制全加器。 S3S2S1S0 = (A3A2A1+B3B2B1B0)的二进制运算结果的后四位 逻辑原理图 功能仿真 时序仿真 考虑到时间延迟效应，我们分成两批仿真。 封装 3.四位取补码器 输入：C3C2C1C0为四位二进制数，EN_complement为控制是否取反加1的端口 EN_complement=0时输出原码 EN_complement=1时输出补码 输出：S3S2S1S0为最终运算结果 设计思路 取反加一就是对于输入的数据先进行取反运算（与1进行异或运算），再将该数与0001相加即可。 逻辑原理图 功能仿真 EN_complement=0 EN_complement=1 时序仿真 EN_complement=0 EN_complement=1 封装 4. 三位无符号二进制运算器（加减法） 输入：M2M1M0和N2N1N0作为两个进行运算用的三位的二进制数，Operation_subration为减法运算的控制端： Operation_subration=0,进行加法运算； Operation_subration=1,进行减法运算。 输出：Minus_sign为负号标志端，若Minus_sign=0,则说明运算结果为非负数，若Minus_sign=1，则说明运算结果为负数。 Result3 Result2 Result1 Result0为运算结果的数字部分。 设计思路： 若用户进行加法运算，则直接让两个无符号的三位数输进设计好的全加器里即可，且输出结果一定是非负数； 若用户进行减法运算，则让被减数取反加一，再让二者输入设计好的全加器，判定结果是正数还是负数，并且若是负数应当对运算结果再次进行取反加一。 逻辑原理图 功能仿真 Operation_subtration=0（进行加法运算） Operation_subtration=1（进行减法运算） 时序仿真 Operation_subtration=0（进行加法运算） Operation_subtration=1（进行减法运算） 封装 5.四位二进制数转十进制（范围：0~15）的译码器 输入：M3M2M1M0为四位的二进制数 输出：y0y1…y15为译码器输出端，当某端口为高电平1时，表示进制转换结果为此结果。 设计思路 一一对应，穷举遍历即可。 逻辑原理图 功能仿真 时序仿真 封装 6.单个十进制数（范围：0~16）的个位部分的数码管显示器 输入：A3A2A1A0为输入的四位二进制数，EN_fan为控制端： EN_fan=0 ,则启用数码管通道，并输出个位数值 EN_fan=1,则输出全部为0，数码管通道关闭 输出：digital_channel为对应硬件部分的数码管的位选部分。 abcdefg为对应硬件部分数码管的段选部分。 设计思路 将输入的4位二进制数通过已经设计好的四位二进制数转十进制（范围：0~15）的译码器转化为十进制端口，再对应相应的数字的各个数码管（需要穷举法）。 逻辑原理图 功能仿真 EN_fan=1: EN_fan=0: 时序仿真 EN_fan=1: EN_fan=0: 封装 7.显示符号位或正数的十位部分的数码管显示器 输入：EN_fan输出总控制端： EN_fan=1,则输出全部为0，数码管通道关闭 EN_fan=0 ,则启用数码管通道，可执行其他指令。 minus_sign为负号位： mi