7组合逻辑电路讲述.ppt

华东交通大学电气学院 付智辉 一、用代数法化简 二、用卡诺图化简并画出用与非门和反相器实现的逻辑图 Y（A,B,C,D）=∑m（3,4,5,6,9,10,12,13,14,15） 本章小结 1．组合逻辑电路的特点是，电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。 2．组合逻辑电路的分析步骤为：写出各输出端的逻辑表达式→化简和变换逻辑表达式→列出真值表→确定功能。 3．组合逻辑电路的设计步骤为：根据设计求列出真值表→写出逻辑表达式(或填写卡诺图) →逻辑化简和变换→画出逻辑图 4．常用的中规模组合逻辑器件包括编码器、译码器、数据选择器、数值比较器等。 5．上述组合逻辑器件除了具有其基本功能外，还可用来设计组合逻辑电路。应用中规模组合逻辑器件进行组合逻辑电路设计的一般原则是：使用MSI芯片的个数和品种型号最少，芯片之间的连线最少 6．用MSI芯片设计组合逻辑电路最简单和最常用的方法是，用数据选择器设计多输入、单输出的逻辑函数；用二进制译码器设计多输入、多输出的逻辑函数。 1、半加器 2.5 半加器和全加器 两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 8.2.5 加法器 2、全加器 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 全加器的逻辑图和逻辑符号 用与门和或门实现 用与或非门实现 先求Si和Ci。为此，合并值为0的最小项。 再取反，得： 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 3 加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 2、并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 超前进位发生器 加法器的级连（扩展） 加法器的应用 8421 BCD码转换为余3码 BCD码+0011=余3码 位 权（位的权数）：每一位的大小都对应着该位上的数码乘上一个固定的数，这个固定的数就是这一位的权数。权数是一个幂。 小结 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 实现多位二进制数相加的电路称为加法器。 按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 a的卡诺图 例 用8选1数据选择器74LS151实现逻辑函数： 解：将逻辑函数转换成最小项表达式： =m3+m5+m6+m7 画出连线图。 Y A D 3 4 74LS151 G 7 D D D D 1 6 2 D Y 1 D D 0 2 A 5 A 0 A B C L 0 1 L=AB+BC+AC 8.3用中规模集成电路实现逻辑函数 例 试用4选1数据选择器实现逻辑函数： 解：将A、B接到地址输入端，C加到适当的数据输入端。 作出逻辑函数L的真值表，根据真值表画出连线图。 0 0 0 1 1 0 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 L A B C 真值表 C AB 00 01 11 10 0 1 D0 D1 D3 D2 n个输入变量的译码器可提供为2n个最小项输出，因此，译码器可用作最小项发生器。组合逻辑函数总能表示成最小项之和的形式，所以，利用译码器和逻辑门电路可以实现逻辑函数。 例 用74138实现下列函数 解：将函数转换成最小项之和的表达式， 最小项之和 于是有 3.1.3 组合电路中的竞争冒险 1、产生竞争冒险的原因 在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。 产生竞争冒险的原因：主要是门电路的延迟时间产生的。 平均传输延迟时间tPd tPd=(tPHL+ tPL