数字集成电路设计第5章cmos反相器分解.pptVIP

第5章 CMOS反相器 5.1 引言 反相器是所有数字设计的核心。其它复杂电路的电气特性都可以从反相器中得到的结果推断出来。（延伸） 5.2静态CMOS反相器—综述 NMOS的I-V特性曲线 CMOS 反相器的负载曲线 当NMOS和PMOS器件的电流相等时，一个直流（dc）工作点成立。因此dc工作点必须处在两条相应负载线的交点上。 CMOS 反相器 VTC CMOS 反相器 VTC 瞬态特性（动态响应）：主要由门的输出电容CL决定。 5.3CMOS反相器稳定性的评估—静态特性 开关阈值是使得电路门发生翻转时的电压值，即定义为Vin = Vout 的电压点。当VDS = VGS 时PMOS和NMOS管总是饱和的。通过两个晶体管的电流相等便可以求出开关阈值的表达式。 使用通用0.25umCMOS工艺实现一个CMOS反相器的开关阈值处在电源电压的中点处。并假设电源电压为2.5V。最小尺寸器件的宽长比为1.5。 使用通用0.25umCMOS工艺实现一个CMOS反相器的开关阈值处在电源电压的中点处。并假设电源电压为2.5V。最小尺寸器件的宽长比为1.5。 增益表达式 CMOS反相器的电压传输特性和噪声容限 5.3.3再谈稳定性 实际的工作温度会影响到器件的性能变化，偏离典型值。但是，静态CMOS反相器的直流特性对这些变化不敏感。因此该门能在一个很宽范围的工作条件下正确工作。 当电源电压降低时反相器是否仍能工作？是否对其还有一个可能的限制？ 对于固定的晶体管尺寸比r,VM近似的正比于VDD，所以当电源电压降低时反相器在过渡区的增益实际上随电源电压的降低而加大。 特别当电源电压(=0.5V)接近构成它的晶体管的阈值电压时，过渡区的宽度只是电源电压的10%，而电源电压(=2.5V)时，它加大到17%。 5.4 CMOS反相器的性能：动态特性 Ceq = Keq Cj0 一个0.25umCMOS反相器的电容 5.4.2 传播延时：一阶分析 当给一个电压阶跃激励时，一个电路的传播延时正比于由这个电路的下拉电阻和负载电容形成的时间常数。 tpHL = ln(2) Reqn CL = 0.69 Reqn CL tpLH = ln(2) Reqp CL = 0.69 Reqp CL tp = (tpHL + tpLH)/2 = 0.69 CL(Reqn + Reqp)/2 当希望一个门对于上升和下降输入具有相同的传播延时，可通过使NMOS和PMOS晶体管的导通电阻近似相等来实现。 减小 CL 门本身的内部扩散电容 要求漏扩散区的面积越小越好 互连线电容 扇出电容 增加晶体管的 W/L 比 这是设计者手中最有力和最有效的性能优化工具 W/L增加使得t变小，但也增加了扩散电容，因而增加了CL。 注意自载效应! –当本征电容开始超过由连线和扇出形成的外部负载时，增加门的尺寸对减少延时并没有帮助。只是加大了门的面积。（自载效应） 增加 VDD 一个门的延时可通过改变电源电压来调整。这一灵活性使设计者可以用能量来换取性能。 增加 VDD 超过一定程度后改善就会非常有限，因而应当避免 对可靠性方面的考虑也迫使在深亚微米工艺中对VDD 要规定严格的上限 5.4.3从设计角度考虑传播延时 如果我们特意的关注速度时,就应该减少PMOS的宽度来加快反相器的速度。 虽然使PMOS较宽因充电电流的增加而改善了反相器的tpLH ,但它也由于产生较大的寄生电容而使tpHL 变差，当这两个相反的效应存在时，必定存在一个晶体管的宽度比使反相器的传播延时最小。 ?opt = ?r 把反相器的负载电容分为本征和外部电容两个部分： Cint : 代表反相器的本征输出电容，与N和P的扩散以及栅漏电容有关 Cext : 外部负载电容，来自扇出和导线电容 tp = 0.69 Req Cint (1 + Cext/Cint) = tp0 (1 + Cext/Cint) 这里 tp0 = 0.69 Req Cint代表反相器的负载只是本征电容时的延时（本征延时） Cint = ?Cg，这就是反相器的输入栅电容Cg与本征输出电容之间的关系，这两个电容均正比于门的尺寸。 ?是比例系数，只与工艺有关，并且对于大多数的亚微米工艺?接近于1。 tp = tp0 (1 + Cext/ Cint) =tp0 (1 + Cext/ ?Cg) = tp0 (1 + f/?) 由上式可知，反相器的延时只取决于它的外部负载电容与输入栅电容间的比值，