CH3FPGA—CPLD结构与应用研讨.ppt

第三章 FPGA/CPLD的结构与应用 湖北大学物电学院　　余琼蓉 传统的数字系统 由固定功能的标准集成电路74/54系列、4000、4500系列构成。设计无灵活性，芯片种类多，数目大 SRAM查找表的逻辑方法 Look-Up Table (LUT) ：用真值表将输入地址所对应的逻辑值存储在RAM里，查找结果就得到逻辑运算的结果 PLD小结 1、特点 与阵列不可编程，或阵列可编程。 2、优点 可实现组合逻辑电路，速度较快。 3、缺点 当输入变量增加时，因要产生所有的最小相乘项，门电路以2n的级数增加，而实际并不是需要所有的最小相乘项，固有较大的资源浪费。 PLA小结 PAL小结 特点： 与可编程，或阵列不可编程。对共用的多个乘积项，允许输出信号再馈入下一个与阵列。 优点： 避免了PLA存在的问题，而保留了PLA的面积利用率高的优点。 再加上寄存器，可能实现时序逻辑。 缺点： 因不同设计功能，需不同的在存内贮单元（寄存器、触发器和存贮器），PLA的IO结构很多，生产不便。 溶丝工艺一次可编程，不能重复利用。 目前PAL也以补淘汰，被GAL取代。 GAL小结 特点 列可编程或固定，增加OLMC，EEPROM工艺。 优点 具有面积利用高，可重复编程，OLMC使通用性高。简化电路板的布局布线，系统的可靠性提高。 缺点 阵列规模小，资源不够用于设计数字系统。 片内寄存器资源不足，且限制过多。 IO不够灵活 编程不便，需专用工具。 目前GAL仍被广泛应用。 3.3 CPLD结构与工作原理 CPLD：内部互连结构由固定长度的边线资源组成，布线的延迟确定，属确定型 结构。逻辑单元主要由“与或阵列”构成。该结构来自于典型的PAL、GAL器件的结构。采用EEPROM工艺。 以MAX系列为例： MAX7000结构中包含五个部分 逻辑阵列块（16个宏单元组成一个逻辑阵列块LAB） 宏单元（每个包含一个可编程的与阵列和固定的或阵列，一个可配置的寄存器，一个共享扩展乘积项，一个并行扩展乘积项。） 扩展乘积项（共享和并联） 可编程连线阵列（PIA） IO控制块。 MAX7000包含32—256个宏单元。 MAX7000系列的单个宏单元结构 MAX系列元件 MAX MAX9000 MAX7000 MAX5000 classic FPGA FPGA－－内部结构由多种升序不同的连线资源组成，每次在线的延迟可不同，属统计型结构。逻辑单元主体为由静态存储器（SRAM）构成函数发生器，即查找表。通过查找表可实现逻辑函数功能。采用SRAM工艺。 图3-43 JTAG BST 系统内部结构 图3-44 JTAG BST系统与与FLEX器件关联结构图 图3-45 JTAG BST选择命令模式时序 TAP控制器的命令模式有： SAMPLE／PRELOAD指令模式 EXTEST指令模式 BYPASS指令模式 IDCODE指令模式 USERCODE指令模式 3.6 FPGA/CPLD产品概述 3.6.1 Lattice公司CPLD器件系列 1. ispLSI器件系列 ispLSI1000E系列 ispLSI2000E/2000VL/200VE系列 ispLSI5000V系列 ispLSI 8000/8000V系列 2. ispLSI器件的结构与特点: 采用UltraMOS工艺。 系统可编程功能。 边界扫描测试功能。 加密功能。 短路保护功能。 3.6.2 Xilinx公司的FPGA和CPLD器件系列 1. Virtex E系列FPGA 2. SpartanⅡ器件系列 3. XC9500系列CPLD 4. Xilinx FPGA配置器件SPROM 5. Xilinx的IP核 3.6.3 Altera公司FPGA和CPLD器件系列 1. Stratix 系列FPGA 2. APEX系列FPGA 3. ACEX系列FPGA 4. FLEX系列FPGA 5. MAX系列CPLD 6. Altera宏功能块及IP核 3.6.4 Altera公司的FPGA配置方式与器件系列 表3-2 Altera FPGA常用配置器件 3.7 CPLD和FPGA的编程与配置 图3-46 10芯下载口 表3-3 图3-46 接口各引脚信号名称 FPGA与CPLD的配置与编程方案 CPLD的编程方案 PC机 JTAG编程端口 CPLD PC机 isp编程端口 CPLD 编程适配电路 编程适配电路 JTAG编程信号：TCK、TDO、TMS、TDI CPLD isp --IN-SYSTEM-PROGRAMMERBALE LATTICE 的isp下载方式 ISP功能提高设计和应用的灵活性 减少对器件的触摸和损伤 不计较器件的封装形式 允许一般的存储 样机制造方便 支持生产和测