EDA简易存储示波器研讨.ppt

细节讨论： 1.时钟频率CLK的选择 如果系统时钟频率过高，则RAM在很短的时间内便会写满，人根本来不及控制 ，因为RAM的容量较小，所以时钟频率clk不宜过高。 2. rec和play对地址发生器控制的讨论 一是在我们进行操作时写入和读出的顺序不能颠倒 二是当rec和play均为低电平时实际并不是没有输出，而是输出的为0地址的数据，这里理论上当两者均无效时是不应该有输出的 ，这是设计中的一个瑕疵 简易存储示波器 指导老师： 姚毅 采用高速ADC TLC5510设计一个存储示波器，其中，一个DAC作波形数据输出，另一个DAC输出锯齿波，然后用普通示波器观察波形。 设计要求: 二、 设计程序 三、系统模块设计 四、设计总结 数字存储示波器设计步骤: 一、设计原理 一、数字存储示波器器设计原理 设计原理: 采用FPGA中的A/D采样控制器负责对A/D模拟信号的采样控制，并在外部按键控制下将A/D转换好的数据送到FPGA的内部定制的RAM中存储；RAM的地址信号由地址发生计数器产生。当完成1至数个周期的被测信号的采样后，在外部按键的控制和地址发生计数器的地址扫描下，将存于RAM中的数据通过D/A送入模拟示波器显示，从而实现简易数字存储示波器的功能，并利用In-System Memory观察RAM中采样数据。 系统总体框图： 模拟输入 A/D转换 FPGA 系统控制模块 D/A转换 示波器显示 存储器RAM 设计中采用A/D对模拟信号的采样，用RAM存储器作为转换后数字信号的存储，最后信号经过D/A转化输出，再在普通示波器显示。整个控制部分采用FPGA来完成，其中包括采样控制、存储控制和显示控制。 二、数字存储示波器程序设计 library ieee; use ieee.std_logic_1164.all; entity tlc5510 is port(clk : in std_logic; rec:in std_logic; oe : out std_logic; clk1:out std_logic; din:in std_logic_vector(7 downto 0); dout:out std_logic_vector(7 downto 0)); end tlc5510; architecture behav of tlc5510 is signal q:integer range 3 downto 0; begin process(clk) begin 采样控制模块TCL5510: if clkevent and clk=1 then if q=3 then q=0; else q=q+1; end if; end if; if q=2 then clk1=1; else clk1=0; end if; end process; oe=0; dout=din; end behav; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; entity cnt10b is port ( clr: in STD_LOGIC; clk : in STD_LOGIC; dout: out std_logic_vector(12 downto 0); clkout: out STD_LOGIC); end cnt10b; ARCHITECTURE behav OF CNT10b IS signal cq1 :std_logic_vector(12 downto 0); begin PROCESS(CLK,clr) BEGIN IF clr = 0 THEN CQ1 =0000000000000; ELSIF CLK EVENT AND CLK =1 THEN CQ1 = CQ1 +1;end if; end process; dout=cq1;clkout=clk; end behav; cnt10b: 三、数字存储示波器模块设计 系统总体模块设计： Clk:来自外部的系统时钟, 4Khz lpm_ram_dq0:为FPGA内部定制的存储器 Tlc5510：为采样控制模块