VHDL语言研讨.ppt

例：时钟边沿计数器 要求对时钟信号的正负边沿同时进行计数 关于正负边沿同时触发的问题 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity clkcount is port(clk: in std_logic; y:out unsigned(7 downto 0) ); end clkcount; architecture beh of clkcount is signal c1,c2:unsigned(7 downto 0); begin process(clk) variable id: unsigned(7 downto 0): begin if (clkevent and clk=1) then id:=id+1; --上升沿计数 end if; c1=id; end process; 例：时钟边沿计数器 要求对时钟信号的正负边沿同时进行计数 关于正负边沿同时触发的问题 process(clk) variable id: unsigned(7 downto 0):