例题与习题2014研讨.pptx

例 题 与 习 题;EDA技术的设计方法;系统设计流程;可编程逻辑器件原理;MAX7000S系列器件的内部结构;XC4000系列FPGA的内部结构; 可编程逻辑器件的设计流程 ;可编程逻辑器件选型 ;FPGA 选择的方法;IP核;VHDL程序结构 ;VHDL基本要素 ;数据类型;操 作 符;属性;进程; 顺序描述语句 ;① IF-THEN 语句，其语句形式如下。 IF 条件 THEN 顺序处理语句； END IF； ② IF-THEN-ELSE语句，其语句形式如下： IF 条件 THEN 顺序处理语句； ELSE 顺序处理语句； END IF；;③ IF-THEN-ELSIF-ELSE语句。其语句形式如下： IF 条件1 THEN 顺序语句1； ELSIF 条件2 THEN 顺序语句2； … ELSIF 条件n THEN 顺序语句n； ELSE 顺序语句n+1; END IF;;CASE 表达式 IS WHEN 表达式的取值1=＞顺序处理语句1； WHEN 表达式的取值2=＞顺序处理语句2； WHEN OTHERS =＞顺序处理语句n； END CASE；;并行语句;并发信号赋值语句在进程内部使用时，它作为顺序语句的形式出现，信号赋值语句在结构体的进程之外使用时，它作为并发语句的形式出现。一个并发信号赋值语句是一个等效进程的简略形式。。 若有两个信号赋值语句：  SUM ＜= a+b; --描述加法器的行为，第i行程序 SUB ＜= a-b； --描述减法器的行为，第i+1行程序  这两个赋值语句是并发执行的，加法器和减法器独立地并行工作。第i行和第i+1行程序将综合为两个具有相同输入操作数的加法器和减法器，如果忽略运算时间，它们同时给出运算结果。在仿真时也是并发处理，从而真实地模拟了实际硬件模块中加法器、减法器的工作情况。;条件信号赋值语句属于并发语句的范畴，可以根据不同的条件将不同的表达式的值赋给 目标信号。条件信号赋值语句书写的一般格式为： 目标信号 ＜= 表达式1 WHEN 条件1 ELSE 表达式2 WHEN 条件2 ELSE 表达式3 WHEN 条件3 ELSE  ┇ 表达式 n-1 WHEN 条件 n-1 ELSE 表达式n； 当条件1成立时，表达式1的值赋给目标信号；当条件2成立时，表达式2的值赋给目标信号；所有条件都不成立时，表达式n的值赋给目标信号。 ;选择信号赋值语句对选择条件表达式进行测试，当选择条件表达式取值不同时，将使信号表达式不同的值赋给目标信号。选择(条件)信号赋值语句的书写格式如下： WITH 选择条件表达式 SELECT 目标信号 ＜= 信号表达式1 WHEN 选择条件1 信号表达式2 WHEN 选择条件2 … 信号表达式n WHEN 选择条件n; COMPONENT INSTANT元件例化语句的书写格式： 标号名:元件名 PORT MAP(信号1，信号2，…); 标号名:元件名 PORT MAP(端口1=信号1，端口2=信号2，…); ; 基本组合电路;时序电路;数字系统设计;状态机应用;例题;例题;试用元件例化方法设计实现一个计时器，利用前面设计的24和60可变进制计数器;例题;设计一个并行输入，循环左移的8位寄存器;LIBRARAY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY example8_left IS PORT (datain: IN STD_LOGIC_VECTOR(7 downto 0); clk: IN STD_LOGIC; load: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR ); END example8_left; ARCHITECTURE Behavioral OF example8_left IS signal d_temp: STD_LOGIC_VECTOR(7 downto 0) ; BEGIN PROCESS(clk , load , datain) BEGIN IF rising_edge(clk)