3.可编程逻辑器件结构.pptVIP

PLD的基本结构 一、PLD结构原理 任何组合逻辑函数均可化为“与或”表达式，用“与门-或门”二级电路实现，任何时序电路都是由组合电路加上存储元件（触发器）构成的 。 从原理上说，与或阵列加上寄存器的结构就可以实现任何数字逻辑电路。 PLD采用与或阵列加上寄存器、加上可灵活配置的互连线的结构，即可实现任意的逻辑功能。 PLD的基本结构 PLD电路的表示方法 1.PLD缓冲电路的表示 PLD的输入缓冲器和输出缓冲器都采用互补的结构 PLD的基本结构 3. PLD或门表示法 图中F = P1+P2+P3 PLD的基本结构 5. 简单阵列的表示 图中输出O1 = P1+P2 = /I1 ? /I2 ? I3 + I1 ? I2 ? /I3 PLD的基本结构 三、SPLD的结构 1. PROM阵列结构 与阵列固定（包含输入信号所有可能的组合），或阵列可编程。 采用的是熔丝开关，为一次性编程PLD。 PLD/FPGA 结构与原理 基于乘积项（Product-Term)的PLD结构 基于乘积项（Product-Term)的PLD结构 采用这种结构的PLD芯片有： Altera的MAX7000， MAX3000系列（EEPROM工艺）, Xilinx的XC9500系列（Flash工艺）和 Lattice, Cypress的大部分产品（EEPROM工艺） 基于乘积项（Product-Term)的PLD结构 我们先看一下这种PLD的总体结构（以MAX7000为例，其他型号的结构与此都非常相似）, 这种PLD可分为三块结构： 宏单元（Marocell）， 可编程连线（PIA） I/O控制块。 宏单元是PLD的基本结构，由它来实现基本的逻辑功能。 可编程连线负责信号传递，连接所有的宏单元。 I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。 宏单元的具体结构见下图 左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。 后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。 图右侧是一个可编程D触发器，它的时钟，清零输入都可以编程选择。 乘积项结构PLD的逻辑实现原理 下面我们以一个简单的电路为例,具体说明PLD是如何利用以上结构实现逻辑的，电路如下图： f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我们以!D表示D的“非”） 基于查找表（LUT)的FPGA的结构 采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。 查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 查找表（Look-Up-Table)的原理与结构 CPLD的结构与特点 一、宏单元 二、可编程I/O单元 三、可编程连线阵列 四、CPLD的性能特点 CPLD的结构与特点 CPLD：Complex Programmable Logic Device，复杂可编程逻辑器件 是在PAL、GAL基础上发展起来的阵列型PLD。 采用CMOS EPROM、EEPROM、Flash Memory和SRAM等编程技术，构成了高密度、高速度和低功耗的PLD。 基本结构：大多由宏单元、可编程I/O单元和可编程内部连线组成。 CPLD的结构与特点 CPLD的结构与特点 一、宏单元 CPLD的逻辑宏单元主要包括与或阵列、触发器和多路选择器等电路，能独立地配置为组合或时序工作方式。 GAL器件的逻辑宏单元与I/O单元做在一起，称为输出逻辑宏单元（OLMC）；CPLD的逻辑宏单元都做在内部，称为内部逻辑宏单元。 CPLD的结构与特点 Altera公司MAX 7000S 宏单元结构 CPLD的结构与特点 逻辑宏单元结构和I/O控制结构比GAL有所改进，逻辑宏单元具有如下特点： （1）乘积项共享结构 为提供所需要的逻辑资源，可以借助可编程开关将同一宏单元（或其他宏单元）中未使用的乘积项联合起来使用，这称为乘积项共享。 每个宏单元中含有两个或项输出，每个或项均由固定的几个乘积项输入。 每个或项输出均可连接到相邻的宏单元。 提高了各单元或门的使用效率，可实现较复杂的逻辑功能。 CPLD的结构与特点 CPLD的结构与特点 （2）多触发器