DC-PT-FM-ICC学习笔记论述.docVIP

Backend Study Notes DC综合学习笔记 - 1 - 一、verilog 编写 - 1 - 二、DC综合注意的地方 - 2 - 1.在同一个电路中不能同时含有触发器和锁存器两种电路单元。 - 2 - 2.在电路中不能出现有反馈的组合逻辑。 - 2 - 3.不能出现用一个触发器的输出作为另一个触发器的时钟。 - 2 - 4.异步逻辑和模拟电路要单独处理。 - 2 - 5.使用的单元电路没有映射到工艺库中。 - 2 - 三、DC综合名词解释及脚本 - 2 - 1.名词解释 - 2 - 2.环境脚本说明 - 2 - 3.约束脚本说明 - 2 - 4.查看报告命令 - 3 - 一些综合经验 - 4 - 附录 - 4 - 1.DC的启动脚本 - 4 - 2.组合电路优化脚本 - 5 - 3.时序电路优化脚本 - 5 - PT STA学习笔记 - 6 - 一、 一些注意的地方 - 6 - 二、常用的脚本 - 7 - 附录 - 8 - 时序分析范例 - 8 - 分析脚本(worst) - 8 - 分析脚本(best) - 9 - Formality学习笔记 - 9 - 脚本范例 - 9 - Encounter学习比较 - 10 - 一、理论 - 10 - 1、布图 - 10 - 1.1、I/O单元 - 10 - 1.2、层次化设计 - 10 - 2、布局 - 10 - 2.1、电源规划 - 10 - 2.2、标准单元和模块的放置 - 12 - 3、CTS - 12 - 4、布线 - 12 - 二、脚本运用 - 13 - 三、需要抽取和保存的文件 - 14 - ICC学习笔记 - 15 - 一、ICC基本流程 - 15 - 二、文件准备 - 15 - 三、脚本运用 - 16 - 附录：脚本范例 - 16 - 启动脚本范例 - 16 - Floorplan脚本范例 - 17 - 无PAD脚本 - 17 - 有PAD脚本 - 17 - Placement脚本范例 - 18 - CTS脚本范例 - 18 - Route脚本范例 - 19 - 文件导出范例 - 19 - ECO脚本范例 - 19 - VCS学习笔记 - 21 - DFT学习笔记 - 21 - Tcl语言学习笔记 - 21 -4 Perl语言学习笔记 - 22 - 时序学习笔记 - 22 - 1、基本概念 - 22 - 2、ON-Chip Variations(OCV) - 29 - 3、时间借用(Time Borrowing or cycle stealing) - 30 - 4、Data to Data Check - 31 - 其他学习笔记 - 33 - 一、低功耗学习笔记 - 33 - 1.Clock Gate - 33 - 二、信号完整性分析 - 33 - 名词解释 - 34 - 后端工程师具备的能力 - 35 - 附录 - 35 - DC综合学习笔记 一、verilog 编写 在使用if语句的时候，一定得把条件写全，不然会综合出锁存器。一个if语句只能跟一个表达式。如果一个电路中出现两种时序电路结构(锁存器和触发器)，会增加电路的测试难度。If语句对应的是选择器。If语句隐含这优先级别，这和case语句不同。 Case和If语句一样，都是用于选择输出的，但是case 语句隐含的是平行的电路结构。当case语句的条件没有完全译码时，会引起具有优先级的电路结构。 在使用always语句描述组合电路时，在该语句中读入的所有变量都需要出现在事件列表中，否则可能会得不到期望的结果。（//synopsys full_case parallel_case，如果case语句不写全可以加这个key word） 在使用always语句描述时序电路的时候，都会引用触发器，使用”=”来对变量赋值，这种赋值叫做非阻塞赋值(相当是顺序语句，得前一句赋值完后才执行下一句，如果是触发器的话，向后延时一个时钟周期)。 在verilog语言中，一个reg类型的数据是被解释成无符号数，integer类型的数据是被解释成二进制补码的有符号数，而且最右边是有符号数的最低位。 key word --- //synopsys //synopsys async_set_reset reset e.g.: module SP2 ( reset,SP2IB1,IB12SP,SPen, SP2IB1en ) ; input SPen, SP2IB1en ,reset; input [2:0] IB12SP ; output [2:0] SP2IB1; reg [2:0] sp; //synopsys async_set_reset reset //加这句说明和不加这句说明综合结果是不一样的，最好是加上