重庆大学数字电路技术全集可编逻辑器件概述.pptVIP

第10章 可编程逻辑器件和硬件描述语言 数字逻辑器件可分为三类： 1 标准产品：器件的逻辑功能是由制造商确定的，如TTL、CMOS等中小规模集成器件。常见的标准产品有译码器、数据选择器、计数器等。用标准产品构成数字系统需要较多的元件、体积大、功耗大、成本较高。 2 由软件组态的大规模集成器件：如微处理器及其可编程外围器件。 3 专用集成电路 ASIC—Application Specific Integrated Circuit ：专用集成电路的逻辑功能是由用户定义或者由用户编程确定的，通常是利用电路结构实现逻辑功能，而不是执行软件。可编程逻辑器件 PLD--Programmable Logic Device 是一种专用大规模集成电路器件。 10.1 与或阵列型PLD10.1.1 与或阵列型PLD的原理 不相连，固定连接“· ”（ 用户不可改变），可编程连接“×”（用熔丝或浮栅管等相连）。“· ”和“×”表示相应的输入项是乘积项的因子，不相连的输入项则不是乘积项的因子。 图10.1.3（a）是一个3×3 PROM的结构示意图； b 是编程后实现一位全加器： 10.1.2 通用阵列逻辑（GAL） 1.基本结构 （1）有8个输入缓冲器（第2～9管脚）和8个反馈缓冲器，它们的输出作为与阵列的输入（与阵列的32条列线）。 （2）与阵列有64个乘积项输出，PT0～PT63（标有数字的行线）， 64行×32列＝2048个可编程单元构成与阵列。 （3）有8个输出逻辑宏单元（第12～19管脚） （4）1个时钟输入端（第1脚）和1个三态使能输入端OE（第11脚），它们也可作为数据输入端。 （5）5 V电源端（第20脚）和接地端（第10脚），图中未画出 2. 结构控制字 GAL16V8的结构控制字配置其片内资源。结构控制字如图10.1.5所示。8个OLMC有2个公共的结构控制单元AC0和SYN，每个OLMC还各有2个可编程的结构控制单元AC1 n 和XOR n [n 12～19]。PT0～PT63位分别控制与阵列的64个乘积项是否使用。 3.输出逻辑宏单元（OLMC）及其工作模式 根据结构控制字中SYN、AC0、AC1（n）和XOR n 的数据，可以将OLMC配置成5种工作模式之一，见表10.1.2。注意：当SYN 1时，用于实现组合逻辑电路，第1和11管脚作为数据输入端；当SYN 0时，用于实现时序逻辑电路，第1管脚作时钟输入CK，第11管脚作输出使能OE。与5种工作模式对应的电路见图10.1.7。 10.1.3 复杂可编程逻辑器件（CPLD） CPLD器件内部集成了多个比GAL功能更完善的通用逻辑块GLB（Generic Logic Block）,可以实现较复杂的数字系统。 2.通用逻辑块GLB 3.I/O单元和输出使能数据选择器OE MUX 为了保证器件使用的灵活性，CPLD的引脚大多数可设置为输入、输出和双向单元，如图10.1.11。 4．在系统编程（ISP） 将设计数据写入PLD的可编程单元中称为PLD的编程。 编程元件（叠栅MOS管、隧道MOS管和闪存MOS管）的擦除和写入需要比器件正常工作电压高的编程电压。 早期的PLD（如PAL、GAL等）内部没有编程电压发生器，故必须通过专门的编程器对其进行编程。所以，编程时，必须把PLD器件从系统中拔出并置于编程器中。 对于在系统编程 ISP-In System Programmable 器件，其内部集成了编程电压发生器、编程状态机和接口电路。 10.2 查找表型PLD10.2.1查找表型PLD的原理 将逻辑函数值存储在存储单元中，然后用函数变量作数据选择器的地址变量，选择存储单元的数据作输出，就可以实现任意的逻辑函数F A0,A1, …,An-1 ; 存储单元的数据表为1、0、0、1，NMOS开关管和输入缓冲器组成4 选1 数据选择器。 当A1A0 00时，T0和T1同时导通，而其他支路上的NMOS管不能同时导通，F 1； 当A1A0 01时，T2和T3同时导通，而其他支路上的NMOS管不能同时导通，F 0； 当A1A0 10时，T4和T5同时导通，而其他支路上的NMOS管不能同时导通，F 0； 当A1A0 11时，T6和T7同时导通，而其他支路上的NMOS管不能同时导通，F 1。 存储单元通常采用图10.2.3所示的静态存储单元。2个反相器组成基本RS触发器保存配置数据。 10.2.2分段互联FPGA 由可配置的逻辑块CLB Configurable Logic Block 、输入/输出块IOB和可编程的互连资源组成； CLB实现基本逻辑功能，大量CLB通过可编成的互连导线互连，实现复杂的逻辑功能，IOB则是引