FPGACPLD结构与应用概述.pptVIP

第2章 FPGA/CPLD结构与应用;PLD：可编程逻辑器件Programmable Logic Devices(和固定逻辑器件对应)，它的硬件电路可由设计人员随时改变，因此同一物理设备在不同的时间可实现多种不同的功能。 PLD工作原理：数字电路系统包括两类，组合电路和时序电路，已知任何组合逻辑函数都可转化为与或表达式，因此组合逻辑电路可由与(阵列)门和或(阵列)门二级电路实现。在此基础上增加存储元件就可构成时序电路。构成与或两级电路有两种常用的方法： 乘积项法 SRAM查找表法;常用电路符号表示;乘积项逻辑可编程结构;SRAM查找表可编程逻辑结构：A0~n-1为n个地址，任意一种组合选择一个存储器特定地址的值，如果这个值设置成相应函数的值，则通过这种方式实现了该函数。如果存储器单元为一个字节，则可同时实现8个函数。因为组合逻辑函数值不是采用基本门计算得到，而是采用查表方式直接得到???，因此称为查找表法。;可编程逻辑器件的发展历程;可编程逻辑器件的分类 按集成度分类;按结构构成分类 乘积项结构器件：PLA、PAL、GAL、CPLD 查找表结构器件：PROM、FPGA 从编程工艺分类 熔丝型：熔丝烧断开路，一次编程。 反熔丝型：熔丝烧断通路，一次编程。 EPROM型：紫外线擦除，多次编程。 EEPROM型：电擦除多次编程。CPLD。 SRAM型：高速掉电丢失，无限编程。FPGA。 Flash型：电擦除，多次编程。CPLD、 FPGA。;CPLD：复杂可编程逻辑器件Complex PLD，采用乘积项方式构成组合逻辑电路的较复杂的可编程逻辑器件。 CPLD的结构：以Altera公司的Max7000S为例介绍。 Max7000S主要由五部分构成： 宏单元：是由与或阵列和一个存储元件构成的独立的逻辑单位，每个宏单元包含五个乘积项 。 逻辑阵列块LAB(Logic Array Block)：每16个宏单元组成一个LAB。 扩展乘积项：用于辅助宏单元实现更复杂的函数 可编程连线阵列PIA：用于不同LAB之间互连。 I/O控制块：用于配置器件的I/O引脚。;MAX7000S包含32~256个宏单元。每个宏单元包含五个乘积项。通过扩展，最多可提供32个乘积项。宏单元结构如图： ;逻辑阵列块(LAB)：由16个宏单元组成一个LAB，多个LAB形成LAB阵列，MAX7000由LAB阵列构成。LAB间通过PIA及全局总线互连。;共享扩展乘积项结构：每个LAB有16个共享扩展项，每个宏单元提供一个单独乘积项。;并联扩展乘积项结构：为构成复杂的逻辑函数，把宏单元中没有使用的乘积项，分配到邻近的宏单元供其使用。每个宏单元最多允许15个并联扩展乘积项。;可编程连线阵列(PIA)结构：实现不同LAB之间的互联，可以把器件中任何信号连接到需要的地方。以下是一路信号送入LAB中的结构图，通过EEPROM编程单元控制与门。;I/O控制块的结构：每个I/O引脚可单独被配置为输入、输出和双向工作方式，并有一个三态缓冲器，可由全局使能信号控制。;3. FPGA的结构简介;3.1 查找表逻辑结构;3.2 Cyclone LE结构图;LUT链 和 存器链;LAB阵列;FPGA与CPLD的比较 CPLD乘积项丰富，适合完成各种算法和组合逻辑,FPGA触发器丰富，适合于完成时序逻辑。 CPLD的时序延迟是均匀的和可预测的,而FPGA的延迟不可预测。 FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。 CPLD无需外部存储器，比FPGA使用更方便。 CPLD的速度比FPGA快。 CPLD编程次数有限，FPGA编程次数无限。 CPLD保密性好，FPGA保密性差。 CPLD的功耗比FPGA大，且集成度越高越明显。;硬件测试：就是对硬件产品的功能，性能，可靠性，兼容性，稳定性等进行严格的检查，以确定是否满足用户的需要。 硬件测试的方法 内部逻辑测试：在PLD中嵌入某种逻辑功能模块，与EDA工具软件相配合提供一种嵌入式逻辑分析仪，帮助设计人员了解内部逻辑的问题。例如Altera的SignalTap Ⅱ。 JTAG边界扫描测试：联合测试行动组(Joint Test Action Group)开发的一种测试技术国际标准，可对测试引线间隔致密的电路板上的集成电路芯片提供有效的引脚测试。称为边界扫描测试(Boundary Scan Test，BST)。;边界扫描电路结构如下图;引脚 描述 功能;图：边界扫描数据移位方式;Lattice公司CPLD器件系列 ispLSI器件系列 ispLSI1000E ispLSI2000E/2000VL/200VE系列 ispLSI5000V系列 ispLSI