项目名称数字电子钟设计概述.pptVIP

基于CPLD的数字电子钟设计;【项目名称】基于CPLD的数字电子钟的设计;【项目名称】基于CPLD的数字电子钟的设计;【项目名称】基于CPLD的数字电子钟的设计; 数字电子钟实际上就是对一个标准的秒信号(1Hz)进行计数并进行显示的电路，根据项目任务提出的功能要求，整个系统应大致包括如下几个组成部分：秒信号发生器、秒计数器、分计数器、时计数器、译码及扫描显示电路、校时电路和报时电路等。系统电路框图如图2所示。;【项目名称】基于CPLD的数字电子钟的设计;【项目名称】基于CPLD的数字电子钟的设计;【项目名称】基于CPLD的数字电子钟的设计;【项目名称】基于CPLD的数字电子钟的设计;【项目名称】基于CPLD的数字电子钟的设计;【项目名称】基于CPLD的数字电子钟的设计;【项目名称】基于CPLD的数字电子钟的设计;【项目评价与总结提高】 一、项目评价 ;二、项目总结 1、本设计采用了异步时钟的方法来设计，秒的进位作为分计数模块的时钟输入，分的进位作为小时计数模块的时钟输入； 2、Quartus II原理图VHDL混合设计的一般步骤为：建立编辑子模块VHDL文件、子模块编译、子模块仿真、子模块生成图元、顶层原理图设计、顶层编译仿真及编程下载等。 三、拓展与提高 1、在以上时钟功能的基础上，增加闹铃功能； 2、试采用同步时钟脉冲设计以上数字钟，即秒、分、时的计数模块均采用秒脉冲作为