CH3FPGA—CPLD结构与应用概论.ppt

第三章 FPGA/CPLD的结构与应用; FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device ;;3.1 概 述;SRAM查找表的逻辑方法;3.1.1 可编程逻辑器件的发展历程;3.1.2 可编程逻辑器件的分类;3.2 简单PLD原理;3.2.1 电路符号表示;3.2.2 PROM;3.2.2 PROM;3.2.2 PROM;PLD小结;3.2.3 PLA;3.2.3 PLA;PLA小结;3.2.4 PAL;3.2.4 PAL;PAL小结;EPLD---Erasable Programmable Logic Device GAL： 在PAL上改进了IO结构，增加了输出逻辑宏单元OLMC（Output Logic Macro Cell)。 首次在PAL上采用了EEPROM工艺，使得GAL具有电可擦除重复编程的特点。 ;3.2.5 GAL;逻辑宏单元;3.2.5 GAL的OLMC的三种模式;3.2.5 GAL;3.2.5 GAL;3.2.5 GAL;GAL小结;3.3 CPLD结构与工作原理;通往 I/O 模块;3.3 CPLD结构与工作原理-(1) 逻辑阵列块(LAB);3.3 CPLD结构与工作原理; 图3-29 并联扩展项馈送方式 并联扩展项是宏单元中一些没有 使用的乘积项，可分配到邻近单元中去实???较为复杂的逻辑。 允许最多20个乘积项直接送到宏单元的或逻辑，其中5个本身提供，15个来自邻近的宏单元。;(4) 可编程连线阵列;(6)I/O控制块;MAX系列元件;FPGA;3.4 FPGA结构与工作原理;一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现;0;3.4.2 FLEX10K系列器件;连续布线和分段布线的比较;. . .;(1) 逻辑单元LE;(1) 逻辑单元LE;(1) 逻辑单元LE;(2) 逻辑阵列LAB是由一系列的相邻LE构成的;(3) 快速通道(FastTrack); EAB的大小灵活可变 通过组合EAB 可以构成更大的模块 不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器;(5) 嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。;EAB 可以用来实现乘法器 ;存储器容量 (单位: Bit);管芯尺寸比较;工艺改进促使供电电压降低;FPGA/CPLD多电压兼容系统;资料来源：美国Altera公司;4、FPGA/CPLD生产商 ;LATTICE VANTIS （AMD）;ALTERA;59;3.5 FPGA/CPLD测试技术;3.5.2 JTAG边界扫描测试;图3-42 边界扫描数据移位方式;图3-43 JTAG BST 系统内部结构;图3-44 JTAG BST系统与与FLEX器件关联结构图;图3-45 JTAG BST选择命令模式时序;3.6 FPGA/CPLD产品概述;3.6.2 Xilinx公司的FPGA和CPLD器件系列;3.6.3 Altera公司FPGA和CPLD器件系列;3.6.4 Altera公司的FPGA配置方式与器件系列;3.7 CPLD和FPGA的编程与配置; FPGA与CPLD的配置与编程方案; CPLD的编程方案;CPLD;ISP功能提高设计和应用的灵活性;此接口既可作编 程下载口，也可作 JTAG接口; FPGA的配置方案;FPGA的3种常用的 标准下载配置模式; FPGA配置;3.7.1 CPLD的JTAG方式编程;图3-48 多CPLD芯片ISP编程连接方式;3.7.2 使用PC并行口配置FPGA;图3-50 多FPGA芯片配置电路; FLEX、ACEX、APEX等系列 FPGA器件配置连线图;主系统通用 10针标准 配置/下载接口;图3-51 FPGA使用EPC配置器件的配置时序 ;图3-52 FPGA的配置电路原理图; FPGA的OTP配置器件 使用方法 ;选择Global Project Device…项;对于低芯核电压FPGA （如EP1K30），需选择此 项，电路中的配置芯片 应该接3.3V工作电压。; 编 译！