单片机硬件设计基础概论.ppt

单片机硬件设计基础物流工程学院 陈巨涛;1. 单片机系统设计的内容 硬件总体设计 需求分析 总体构架：系统框图、MCU选型、关键器件、接口等。 硬件原理图设计与绘制 印刷电路板(PCB)布线 印刷电路板加工 元件焊接与组装 软硬件联调：驱动程序设计与调试 应用程序设计与调试;2. 数字电路的接口电平 2.1 TTL Transistor-Transistor Logic 由晶体管和电阻构成。 电流控制器件，速度快，传输延迟时间短(5-10ns)，但功耗大。 标准的TTL电平采用5V电源。 输出高电平Uoh ≥2.4V 输出低电平Uol ≤0.4V 输入高电平Uih≥2.0V 输入低电平Uil≤0.8V;2.2 CMOS Complementary Metal Oxide Semiconductor 由成对的金属氧化物半导体器件组成。 电压控制器件，输入电阻大，对干扰信号敏感，不用的输入端不应开路。噪声容限较宽，静态功耗很小。 5V CMOS逻辑电平是常用逻辑电平。 输出高电平Uoh≈VCC 输出低电平Uol≈GND 输入高电平Uih≥0.7VCC 输入低电平Uil≤0.2VCC ;在同样5V供电情况下，COMS电路可以直接驱动TTL，因为CMOS的输出高电平大于2.0V,输出低电平小于0.8V； 而TTL电路则不能直接驱动CMOS电路，TTL的输出高电平为大于2.4V，如果落在2.4V～3.5V之间，则CMOS电路就不能检测到高电平，低电平小于0.4V满足要求，所以在TTL电路驱动COMS电路时需要加上拉电阻。 ;2.3 74系列芯片的逻辑电平 74系列逻辑芯片从逻辑功能上分有很多种，不同的编号 74系列逻辑芯片从逻辑电平上分也有很多种，常见包括5V逻辑的LS、HC、HCT 74LS：输入电平TTL，输出电平TTL 74HC：输入电平CMOS，输出电平CMOS 74HCT：输入电平TTL，输出电平CMOS 74LV： 3.3V TTL电平;;2.4 集电极开路(OC)和漏极开路(OD) 集电极开路输出针对TTL 漏极开路输出针对CMOS 特点： 利用外部电路的驱动能力，减少IC内部的驱动负荷。 可以将多个OC/OD输出连接到一条线上，实现“线与”。 可以利用改变上拉电源的电压，改变传输电平。 不连接外部的上拉电阻，则只能输出低电平。 ;2.5 图腾柱(Totem Pole)输出 两个三极管/MOSFET推挽相连，即推挽输出。 可以输出高低电平，驱动能力强。 ;2.6 不同逻辑电平互联问题 不同电平逻辑的混合电压数字系统中，不同电平逻辑数字器件??相接口的问题： 不同电平标准，其逻辑电平定义不同，可能某一个电平值，在一种电平逻辑下被认为是高电平，而在另一种电平逻辑下则认为是低电平。 加到输入和输出引脚上允许的最大电压限制问题。 不同电平标准引脚信号变化速度存在差异。 ;逻辑电平标准是通过几个参数来描述的。 输入高电平(Uih)： 保证逻辑门的输入为高电平时所需要的最小输入高电平，当输入电平高于Uih时，则认为输入电平为高电平。 输入低电平(Uil)：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Uil时，则认为输入电平为低电平。 输出高电平(Uoh)：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Uoh 。 输出低电平(Uol)：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Uol 。 ;为了成功的实现两器件接口，一定要保证以下条件： 发送器件的Uoh必须大于接收器件的Uih Uoh Uih 考虑到抗干扰能力，还须有一定噪声容限： |Uoh-Uih| Un+ 发送器件的Uol必须小于接收器件的Uil Uol Uil 考虑到抗干扰能力，还须有一定噪声容限： |Uol-Uil| Un-;同一电平标准的互联匹配;同一电平标准的器件，满足 Uoh Uih， Uol Uil 因此互联不存在电平匹配问题，并且驱动能力也是合适的。 ;5V CMOS/TTL的电平匹配;5V CMOS器件输出信号，5V TTL器件输入信号 Uoh为5V CMOS的Uoh，即4.44V，Uih为5V TTL的Uih，即2V，满足Uoh Uih。 Uol为5V CMOS的Uol，即0.5V，Uil为5V TTL的Uil，即0.8V，满足Uol Uil。 故5V CMOS器件输出信号到5V TTL器件，从电平上可以正确识别信号。 但CMOS驱动电流小，有时不一定能驱动，可采用CM