IC Layout3_07 digital layout.ppt

Chapter 3 Digital Layout;§3.1 设计过程;*;VLSI 设计的典型流程;系统描述：在系统级要全面、准确地描述设计要求 。一般应包括IC要实现的功能、面积、速度、功耗 测试考虑、成本和寿命等。而且随着设计的进展往 往会对原定设计要求进行适当调整。;功能设计：实现每一单元的功能性以及它们之间用 HDL语言描述的互连。每一单元的面积、功耗及时 序在这一过程可确定。;电路设计：RTL硬件描述经仿真验证正确后，送入 RTL逻辑综合工具进行综合和优化。得到由库单元 构成的电路网表。该网表记录了构成IC的库单元以 及它们之间的互连关系。; RTL 综合;逻辑综合;综合后的结果;物理综合;;;;VHDL vs. Verilog;编译网表;;网表 (Netlist);;;;Verilog 逻辑模拟器的8级强度规则;;;;; 时钟信号通常有大的电容负载，因此有很多不同 的方法来获得最小延迟。;*;*; 另一种常用的时钟实现方案称为时钟树。在ASIC 设计类型中是很常见的，因为时钟树的自动生成很容 易集成进ASIC设计流程中。;;;;;*;;;;;;;;Example: DEC Alpha 21164(EV5);*;*;;*;*;§3.2 版图设计过程 Layout Process;*;输入文件为电路图和各器件 的W/L值。;下一步是提取寄生参数，基本的寄生参数包括：导体层到地的电容、导体层之间的电容、器件的体电阻。;*;*;半定制数字VLSI设计流程;Apollo Basic Design Flow;Input: 包括逻辑门（或模块）及互连的电路网表。 Output: 该网表在面积约束下的几何版图。 Other goals: 使信号延迟、互连、面积、功率及串扰最小。;;What’s the Floorplan;;;;电路划分 Circuit Partitioning: 将一个大电路划 分为若干子电路(称为模块或功能块 block)。划分时要 对如模块数、模块尺寸、模块间的互连等要素进行考 虑。典型情况是将芯片划分 成不同的功能区域。;Hierarchical Partitioning;;;;;;;;; 决定布局规划的三个重要的考虑因素：pin-out(引线), block placement(模块布局), and signal flow.;*;*;*;*;*;*;*;;;;版图综合 Layout synthesis; 布局 Placement – 是将模块（可以是门、标准单 元等）精确定位的过程，其目标是实现最小的延迟、 总面积及互连成本。;;;;Wire length as a quality metric;;全局布局和局部布局;;;;;;布线Routing– 实现单元或模块间物理互连的过程 。要考虑的主要因素如关键路径、时钟偏移、连线间距等。布线同样也是依赖自动化完成。 ;About Routing; 布线过程的目标取决于设计本身的性质。 ;两级布线方式;全局布线 Global Routing;在每一个布线区域中确定连线的实际版图。;;;A Detailed Route with Six levels of Metals, Zoom-in View;;A Detailed Route of a Large Design with all layers;Global vs. Detailed Routing;;;; 对任何一个要想正确实现功能的芯片，芯片中的逻辑单元必须给予适当的电源电压。而实现对整个芯片电源分配的是芯片上的电源网格( power grid)，用金属构成，又称为电源网络 (power net)。 ;*;*;*;Styles of Power Routing; 电源网是由金属构成的，当电流通过金属（看作一个电阻）流动时，会在金属的端点间产生电压差。 电源网上产生的电压差的值必须限制在一定的值内，才能使到达芯片上所有单元的电压有可接受的电平值。否则，芯片的性能会产生退化。 ;*;;;;芯片上的电源线和地线示例;;; 中心时钟主干线法是一种重要的手工布线时钟网络的方法。;*;Clock Routing; 在完成电源网络和时钟网络的布线后，要考虑其他关键网络。通常根据一个说明芯片关键网络的列表来对它们进行布线。 ;;压缩Compaction –从所??方向压缩版图以使芯片总面积最小。;;*; Physical verification is the process of checki