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硬件描述语言教程(part I)
VHDL语言;;第一章 VHDL的程序结构和软件操作 ;1-1 VHDL程序的基本结构;1-1 VHDL程序的基本结构;Library（库）是用于存放预先编译好的Package（程序包）。
Package （程序包）中定义了基本的常数，数据类型，元件及子程序等。
作用：声明在实体和结构体定义中将用到的
数据类型、元件或子程序等。
声明格式：
Library 库名；
Use 库名. PACKAGE名.All；; 作用： ENTITY（实体）用于定义电路的外观，即I/O端口的类型和数量。
定义格式：
Entity 实体名 is
Port( a ： in bit；
b ： in bit；
c ： out bit)；
End 实体名;;（2）ENTITY定义区;端口模式（MODE）有以下几种类型：
IN ；OUT；INOUT ；BUFFER
端口模式可用下图说明：（黑框代表一个设计或模块）
IN OUT BUFFER INOUT;（3）ARCHITECTURE定义区;（4）CONFIGURATION定义区;（4）CONFIGURATION定义区;二输入与门电路设计范例 ;二输入与门电路设计范例;二输入与门电路设计范例;二输入与门电路设计范例;第二章 数据类型与数据对象的定义;2-1 数据类型; 2-1-1 逻辑数据类型; （4）标准逻辑型（Std_Logic）；
Type STD_LOGIC is (‘U’, --Uninialized；未初始化
‘X’, --Forcing unknown；浮接不定
‘0’, -- Forcing 0；低电位
‘1’, -- Forcing 1；高电位
‘Z’, -- High Impedance；高阻抗
‘W’, -- Weak Unknown；弱浮接
‘L’, -- Weak 0；弱低电位
‘H’, -- Weak 1；弱高电位
‘-’, -- Don’t care；不必理会 )；
（5）标准逻辑数组类型（Std_Logic_vector）；; 2-1-2 数值数据类型;（2）实数（Real）
（3）有符号数（Signed）
无符号数（Unsigned）;library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
entity data is
port(a,b: in unsigned(3 downto 0);
--a,b: in signed(3 downto 0);
c: out std_logic);
end data;
architecture m1 of data is
begin
c=1 when ab else 0;
end m1;; 2-1-3 列举和数组数据类型 ;2-1-4 数据类型的转换;常用的数据类型转换函数;2-2 数据对象的定义;2-2-1 常数的定义;常数的应用示例;2-2-2 信号的定义;2-2-3 变量的定义;library ieee;
use ieee.std_logic_1164.all;
entity bcv is
port (a,b,c : in std_logic;
x,y : out std_logic);
end bcv; ;library ieee;
use ieee.std_logic_1164.all;
Enti
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